高密度半导体器件制造技术

一种高密度半导体器件，其包括：第一输入／输出线，其在储存有数据的核心区域上连接于多个排组，以便其传送数据；第二输入／输出线，其在周边区域连接至能够执行数据输入／输出操作的数据垫，以便其传送数据；第一中继器，连接在第一输入／输出线和第二输入／输出线之间，用以响应于由读取命令所使能的读取使能信号，而将第一输入／输出线的数据传送至第二输入／输出线；以及第二中继器，连接在第一输入／输出线和第二输入／输出线之间，用以响应于由写入命令所使能的写入使能信号，而将第二输入／输出线的数据传送至第一输入／输出线。

【技术实现步骤摘要】

4^Hf涉及一种高密度半导体器件，且更具体地，涉及一种能够使将 数据加栽至全局输入/输出(I/O)线所消耗的时间降低的高密度半导体器 件。
技术介绍
一般来说，DRAM的密度越高，芯片尺寸就越大，导致DRAM特性 的劣化。特别是，如果DRAM具有至少8个排组(bank)，则会大大地延 长全局输输出(global input/output， GIO)线的长度，并且延长的GIO 线会增加GIO线的加栽时间，导致地址存取时间(tAA)特性的劣化。通常，在从DRAM读取数据的情况下，单元数据由列选择信号来选 择，并由主放大器来进行放大，接着被加载至全局输^/输出(GIO)线。然 而，如果GIO线的长度较长，则要消耗长时间和大量电流信号以便经由 长GIO线来传输数据，使得读取或者写入操作特性不可避免地劣化。长 GIO线的典型实例就是2GDDR2 DRAM，因为包括8个排组的2GDDR2 DRAM必须共享8个排组，所以其具有约42000nm的长度。
技术实现思路
根据本专利技术的一个方面，提供了一种高密度半导体器件，其包括第 一输入/输出线，其在储存有数据的核心区域上连接于多个排组，以便其 传送数本文档来自技高网...

【技术保护点】
一种高密度半导体器件，其包括：第一输入／输出线，在储存有数据的核心区域上连接于多个排组，以便传送数据；第二输入／输出线，在周边区域连接至配置用于数据输入／输出操作的数据垫，以便传送数据；第一中继器，连接在所述第一输入／输出线和所述第二输入／输出线之间，并配置成响应于由读取命令所使能的读取使能信号，而将数据从所述第一输入／输出线传送至所述第二输入／输出线；以及第二中继器，连接在所述第一输入／输出线和所述第二输入／输出线之间，并配置成响应于由写入命令所使能的写入使能信号，而将所述第二输入／输出线的数据传送至所述第一输入／输出线。

【技术特征摘要】
KR 2006-10-27 10-2006-01052481.一种高密度半导体器件，其包括第一输入/输出线，在储存有数据的核心区域上连接于多个排组，以便传送数据；第二输入/输出线，在周边区域连接至配置用于数据输入/输出操作的数据垫，以便传送数据；第一中继器，连接在所述第一输入/输出线和所述第二输入/输出线之间，并配置成响应于由读取命令所使能的读取使能信号，而将数据从所述第一输入/输出线传送至所述第二输入/输出线；以及第二中继器，连接在所述第一输入/输出线和所述第二输入/输出线之间，并配置成响应于由写入命令所使能的写入使能信号，而将所述第二输入/输出线的数据传送至所述第一输入/输出线。2. 如权利要求l的高密度半导体器件，其中，所述第一中继器包括延迟部件，配置成将所述读取使能信号延迟一预定时段；传输部件，配置成緩冲来自所述第一输入/输出线的信号，并且响应 于来自所述延迟部件的输出信号而传送所述緩冲的第 一输入/输出线信 号；以及緩冲器部件，配置成緩冲从所述传输部件接收的信号，并将所述緩冲 的信号输出至所述第二输A/输出线。3. 如权利要求2的高密度半导体器件，其中，所^迟部件包括反相 器链。4. 如权利要求2的高密度半导体器件，其中，所述传输部件包括緩冲器，配置成緩冲所述第一输/J输出线信号；第一传输元件，配置成响应于所述延迟部件的所述输出信号，而传输 所述緩冲器的输出信号作为上拉信号；以及笫二传输元件，配置成响应于所述延迟部件的所述输出信号，而传输 所述緩冲器的输出信号作为下拉信号。5. 如权利要求4的高密度半导体器件，其中，所述緩冲器包括反相器， 且所述第一和第二传输元件包括各自的传输门。6. 如权利要求2的高密度半导体器件，其中，所述緩冲器部件包括上拉元件，配置成接收上拉信号，并〗吏用所述接收的上拉信号来上拉 所述第二输V输出线；以及下拉元件，配置成接收下拉信号，并使用所述接收的下拉信号来下拉 所述第二输A/输出线。7. 如权利要求6的高密度半导体器件，其中，所述上拉器件包括PMOS 晶体管，且所述下拉元件包括NMOS晶体管。8. 如权利要求2的高密度半导体器件，其中，所述第一中继器还包括上拉元件，配置成响应于所i^迟部件的所述输出信号而上拉所述上 拉信号；以及下拉元件，配置成响应于所i^迟部件的所述输出信号而下拉所述下 拉信号。9. 如权利要求8的高密度半导体器件，其中，所述上拉元件包括PMOS 晶体管，且所述下拉元件包括NMOS晶体管。10. 如权利要求2的高密度半导体器件，其中，所述第一中继器还包括锁存器，配置成锁存所述緩冲器部件的所述输出信号。11. 如权利要求1的高密度半导体器件，其中，所述第二中继器包括延迟部件，配置成将所述写入使能信号延迟一预定时段；传输部件，配置成緩冲所述第二输输出线的信号，并且响应于所 述延迟部件的输出信号，...

【专利技术属性】
技术研发人员：具岐峰，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]