A chip voltage generating circuit is provided for use in an integrated circuit, such as a flash memory device using a low supply voltage. The voltage generating circuit includes first and second level detector (209 and 210), and a lifting drive (204), wherein the voltage output of the detector circuit in response to the charge pump to the first and the second rate.
【技术实现步骤摘要】
本专利技术涉及用于在芯片内产生不是提供到这个芯片的一个电源电压范围内的一个电压的芯片内电压产生技术；更特别地，涉及在低功率存储器器件，如闪存，掩模ROM，和SRAM上产生字电压，其中供电电压可能比用于读取存储器内数据所需要的读取电压低。
技术介绍
过去所制造的集成电路的工作电压一般是5伏，其电压波动范围为+/-10％。当然，也可以使用其它类型的供电电压。目前很多应用的需求是，设计能够工作在较低供电电压范围内的集成电路。一般来说，低的供电电压能够对这些器件进行低功率操作，并且在小型设备中容易使用电池进行供电。例如，已经在作为一个标准的一个低供电电压已经被规定为在大约2.7V到3.6V内进行工作。其它更低的供电电压标准也正在开发中。 但是，为了某些目的，经常设计芯片内电路来工作在更高的电压。例如，在存储器器件中，例如闪存，向存储器单元提供一个门电压的字线通常被设计成工作在4V或者更高的读取电压。这样，低电源电压就不足以直接向一个芯片提供足够高的、能够驱动字线的电压。通过在集成电路中包括电荷泵或者其它电压供电提升器来在芯片上提供更高的工作电压，就可以解决这个问题。例如，见美国专利No.5,511,020，题为“BOOSTED REGULATED POWER SUPPLY WITH REFERENCETRACKING FOR MULTI-DENSITY ANDLOW VOLTAGE SUPPLYMEMORIES”。这个′026专利描述了具有被构造成提供比供电电压更高的字线电压的电荷泵的一个集成电路存储器。另外，这个′026专利描述了使用芯片内电荷泵来向多电...
【技术保护点】
一个集成电路，其电源输入端用于接收在一预规定电压范围内的供电电压，并且在这个集成电路上包括使用比这个预规定电压范围高的芯片内电压的部件，这个集成电路包括： 一个电压提升电路，被连接到这个供电电压输入和被连接到一个提升信号，这个提升电路能够对这个提升信号的跳变作出响应，提升这个集成电路上一个节点上的芯片内电压，这个电压提升电路的第一模式是，对这个跳变作出响应，以第一提升速率提升芯片内电压，直到第一阈值，其第二模式是，在达到这第一阈值后，以第二提升速率提升芯片内电压，直到第二阈值，第二提升速率比第一提升速率低；和 一个检测电路，被连接到这个集成电路上接收这个芯片内电压的节点，并且也被连接到这个电压提升电路，这个检测电路向这个电压提升电路发信号表示何时这个节点达到第一阈值，也向这个电压提升电路发信号表示何时这个节点达到第二阈值。
【技术特征摘要】
书，更清楚本发明的其它方面与优点。 图1是包括根据本发明的芯片内电压提供电路的一个集成电路存储器器件的一个框图。 图2是在图1的系统中所使用的、本发明的字线提升电路的一个框图。 图3是用于描述本发明操作的一个时序图。 图4是根据本发明的提升电路的一个优选实施方式的一个电路图。 图5是用于产生图4的提升电路所使用的跳变信号的逻辑的一个电路图。 图6是与图4的电路组合使用的一个电压电平检测器的一个电路图。 图7是图4的电路所使用的一第二电压电平检测器的一个电路图。 图8是图4的电路所使用的一个预充电电路的一个电路图。 图9是图4的电路所使用的一第二预充电电路的一个电路图。 具体实施方式 参考图1-9，来详细描述本发明的实施方式，其中图1是包括用于产生读取模式字线电压的芯片内电压供电电路的一个闪存存储器器件的一个概览图。这样，图1显示了一个集成电路。这个集成电路包括被调节成接收一个供电电压VDD的一个供电电压输入10。在一个示例性实施方式中，这个供电电压是2.7到3.6V。另外，提供了一个地输入11。其它输入和输出管脚被包括在这个集成电路上，包括地址输入12，控制信号输入例如一个芯片使能输入13和一个输出使能输入14，和数据输入/输出管脚15。 这个集成电路包括一个闪存存储器阵列16，包括浮栅晶体管，一个ROM单元阵列，例如掩模ROM单元，或者其它存储器单元。阵列16包括多个用例如箭头17所表示的字线。字线被一个字线解码器所驱动，这个字线解码器包括多个部分，包括字线解码器部分0，字线解码器部分1，字线解码器部分2，字线解码器部分3，字线解码器部分4，字线解码器部分5，字线解码器部分6，字线解码器部分7，在这个示例中。另外，一个列解码器和数据输入/输出电路18被连接到阵列16中用箭头19所表示的多个位线。这个列解码器18和这字线解码器20被从地址输入12所接收的地址所控制。这个地址的特征是在线21上包括行地址，在线22上包括列地址，它们分别驱动字线解码器20与列解码器18。另外，一个字线预解码器23被包括并且被连接到地址线12。这个字线预解码器在线24上产生选择控制信号SEL(0-7)，这些选择控制信号分别被提供到字线解码器部分0-7。在这个示例中，线12上的地址的行地址部分的高3个比特被用于控制字线预解码器23，并且从字线解码器20中选择一特定的字线解码器部分。 模式逻辑26被包括在芯片内。这个模式逻辑26接收线13与14上的芯片使能与芯片选择信号，和其它信号以控制闪存存储器的操作模式。闪存存储器包括一个读取模式，一个编程模式，一个擦除模式，和其它满足编程与擦除模式的一特定实施方式的模式。线40上的一个读取控制信号被模式逻辑26所产生。编程与擦除模式字线电压泵浦28被包括在芯片内。对读取模式来说，一个读取模式字线电压提升电路29被包括在芯片内。根据本发明，这个读取模式字线电压提升电路29包括一个快速的、多级的提升电路。这个读取模式字线电压提升电路29的输出包括线30上的一个字线电压AVX(0-7)，分别用于相应的字线解码器部分。根据本发明，读取模式字线电压提升电路29对AVX30的电平作出响应。另外，这个读取模式字线电压提升电路29对地址跳变检测电路33作出响应。这个地址跳变检测电路33在线35上产生一个信号，以表示地址的变化。 这样，如图1所显示的，本发明用于一个闪存存储器器件的读取模式的字线电压产生。本发明特别适合用于范围例如为2.7到3.6V的低供电电压的闪存存储器。本发明也适合于ROM阵列，和其它需要在一个节点提升电压的器件，例如这个集成电路上的节点30。 图2提供了根据本发明的一个字线电压提升电路的一个示意图框图。这个电路包括一个地址变化检测电路200，它接收作为输入的、集成电路上的地址，在线201上产生作为输出的、一个地址变化检测信号ATD，在线202上产生一第一地址变化检测脉冲ATD1ST，和在线203上产生一第二地址变化检测脉冲ATD2ND。线203上的这第二脉冲ATD2ND被连接到一第一级提升驱动器和包括一个泵浦电容器C1的逻辑模块204。这个泵浦电容器被连接到二极管205的阳极。二极管205的阴极被连接到产生电压AVX的节点206。一第二级提升驱动器和逻辑模块207也被连接到接收线203上的脉冲ATD2ND和接收线201上的地址变化检测信号ATD。第二级模块207的输出将线208上的一个提升信号提供到一个电容器C2。这个电容器的一第二端子被连接到节点206，并且分别在线211上产生一第一控制信号CT1和在线212上产生一第二控制信号CT1SP。这些信号被提供到第二级模块207，并且对线208上的提升信号的跳变作出响应而控制电容器C2的充电速率。 图2中的字线电压产生器也包括一第一预充电电路215和一第二预充电电路216。这第一和第二预充电电路215，216将二极管205的阳极和节点206预充电到靠近供电电压的一个电平，以便于实现提升过程。控制信号，包括线217上的一个芯片使能CEL信号，线218上的一个使能准备好信号ENRDYB，和线219上的一个使能地址变化检测信号ENATD被提供到这些预充电电路。另外，这些预充电电路对线202上的第一地址变化脉冲ATD1ST信号作出响应。 图3是这个地址变化检测信号和节点206上的AVX信号的电平的一个时序图。 图3中，输入到这个地址变化检测信号的地址被用轨迹300所表示。线201上的地址变化检测信号用轨迹301所表示，第一地址变化检测脉冲ATD1ST被用轨迹302所表示，并且第二地址变化检测脉冲被用轨迹303所表示。节点206上的电压AVX的电平被用轨迹304所表示。 在这个示例中，线304上的AVX信号的电平从如点310所表示的、大约供电电压电平VDD开始。在时间311，在这个集成电路的输入上的地址改变。这促使在时刻311，一个地址变化检测信号跳变到一个高电平状态，并且在时刻312，跳变到一个低电平状态。线301上时刻311与312之间的ATD的间隔大约是20纳秒，在这个示例中。这个地址变化检测电路200产生一在时刻311开始而在时刻312结束的一第一脉冲，如线302上的ATD1ST信号所表示的。这个ATD2ND信号在时刻313跳变到高电平状态，在时刻314变化到低电平状态，时刻314靠近时刻312。 节点AVX的提升从时刻311的ATD1ST脉冲所促使的预充电开始。在图3的轨迹304中，这个预充电不反映出AVX信号的任何电平变化。但是，如果在ATD信号以前，这个AVX信号没有被预充电到VDD电平，然后，其电平将被提升到靠近VDD。这个预充电电路也预调节电容器C1以提升到高于VDD的电平。 在时刻313，ATD2ND信号的上升沿，第一级提升泵浦促使电容器C1上的一个跳变。这将二极管205的阳极提升到节点206的电平，并且包括AVX信号的一个增加，如在时刻313和312之间区域315所表示的。 在时刻312，在ATD信号的下降沿，第二级泵浦在时刻312后面的轨迹304的陡峭区域316中，使提升信号208高速跳变。在时刻317，电压电平检测器B 210检测到这个AVX信号已经越过了一第一阈值。这促使第二级泵浦切换到一个较低的提升速率，如恰在时刻317后面的轨迹304的区域319所表示的。 在时刻318，电平检测器A 209检测到这个电压电平AVX已经达到了一最终阈值，并且在线211上产生控制信号CT1。这促使第二级泵浦207的提升速度停止下来。 在这个示例中，在时刻312与时刻317之间的快速提升间隔比2纳秒少，或者比大约5纳秒少。在时刻317与时刻318的轨迹319期间的较低提升速率间隔比大约10纳秒少，或者比大约20纳秒少。 总的来说，间隔319期间的较低提升速率允许反馈电路有更多的时间来对AVX信号的最终电平有更精确的控制。在间隔316期间的快速提升速率大大加速了提升过程，而没有牺牲截止电平的准确性。 图4，5，6，7，8和9提供了本发明一个优选实施方式中电压提升电路的一个详细电路图。图4显示了第一级泵浦和第二级泵浦。这第一级泵浦接收在线400上的第二脉冲ATD2ND。这个信号通过反相器401，反相器402，反相器403，和反相器404被提供到电容器C1的一第一端子。这样，在线400上的脉冲ATD2ND的上升沿，在电容器C1的第一端子上的信号从一个低电平值变化到一个高电平值。电容器C1的第二端子被连接到二极管405的阳极。二极管405的阴极被连接到产生AVX电压的节点406。 第二级泵浦包括线400上的第二脉冲ATD2ND和线410上的地址变化检测信号ATD。这些信号被作为输入提供到一个或非门411，这个或非门411向一个反相器412提供输入。反相器412的输出被提供到一个置位-复位SR锁存器413的复位输入，并且作为一个或非门414的一个输入。一个有效低芯片使能信号CEB 415被提供到SR锁存器413的置位输入。这个SR锁存器的输出是或非门414的一第二输入。或非门414的输出驱动反相器416，这个反相器416又依次驱动反相器417。反相器417向反相器418和反相器419提供输入。反相器419的输出被连接到电容器420的一第一端子。电容器420的一第二端子被连接到N沟道晶体管421的源极。N沟道晶体管421的漏电极被连接到供电电压VDD。晶体管421的栅极接收线422上的一个控制信号ENATD。另外，电容器420被连接到一个二极管423的阳极。二极管423的阴极被连接到节点406。在泵浦电路的工作期间，线422上的控制信号将二极管423的阳极拉高到供电电压电平。这个电路包括反相器419，电容器420和晶体管421，这个晶体管421通过二极管423被连接到406，这个电路工作在一个预充电容量下。当这个ENATD信号是低电平时，CEB置位锁存器413，促使反相器419的输出产生变化。通过电容器420和二极管423，这将节点406提升到一个预充电电平，以帮助预充电功能。 当这个地址变化检测使能信号是高电平时，通过反相器418来使能提升。反相器418驱动一个两模式反相器425。这个两模式反相器的输出是线426上连接到一个电容器C2的一个提升信号。电容器C2的第二节点被提供到端子406。这个两模式驱动器425具有连接到电流源电路的一个供电电压端子，这个电流源电路包括晶体管428，429，430和431。在这个示例中，晶体管428和429包括其宽度为3微米，其长度为5微米的P沟道晶体管。在相应的二极管结构中，晶体管428和429的栅极和漏电极被连接到一起。晶体管的N势阱被连接到它们相应的源。这些晶体管给驱动器425的供电电压端子提供了一个弱上拉作用，以避免它浮动。 晶体管430和431建立对线426上提升信号的两个提升速率。在这个示例中，晶体管430的宽度大约是晶体管431宽度的5分之一(例如，50微米)，其长度大约是5微米。晶体管430是一个P沟道晶体管，其控制信号CT1被连接到其栅极。晶体管431是一个P沟道晶体管，其控制信号CT1SP被连接到其栅极。晶体管431的宽度大约是晶体管430的5倍(例如，250微米)，其长度大约是0.5微米。这样，晶体管431被CT1SP所控制，并且比被CT1所控制的晶体管430强得多。晶体管430和431的漏电极均被连接到驱动反相器425的供电电压端子。当CT1和CT1SP均是低电平时，就在提升信号426中产生一个非常快的提升速率，如在图3轨迹304的时刻312和317之间的间隔316所表示的。当控制信号CT1SP变为高电平时，晶体管431被关闭，并且提升速率大大降低，并且仅被晶体管430所驱动。这被表示在图3轨迹304的时刻317和318之间的间隔319期间，较低的提升速率上。 节点426上的提升速率直接通过节点406上的电容器C2所反映，其方式如图3的轨迹304。 晶体管430和431的栅极上的CT1和CT1SP控制信号被如图6和7所显示的电平检测器所产生。这个ATD1ST脉冲和ATD2ND脉冲被图5中所显示的电路所产生。 图8和9中所显示的、用于在电路中建立提升操作的预充电电路被连接到这个提升电路。这第一预充电电路490被连接到二极管405的阳极。一第二充电电路491被连接到位于二极管405的阴极处的节点406。 ENRDYB，CEL，CEB，和ENATD控制信号是使用标准设计逻辑所产生的控制信号。 图5中，ATD1ST和ATD2ND信号被产生，以对线500上的一个地址变化检测ATD信号作出响应。例如，如共同申请的美国专利申请序列号No.08/751,513、题为“一个地址变化检测电路”中所显示的，这个ATD信号被产生，这个专利是1996年11月15日申请的，是被Yin Liu等人所发明的，在发明时该发明被发明人所有，目前，为该同一专利受让人所有。在一个地址信号发生变化后，如图3所显示的，在这个优选实施系统中，一个大约20纳秒的ATD脉冲被产生。这个信号被施加到包括NAND门501和反相器502的一个单触发电路。ATD信号线500的输入被连接到反相器502的输入，并且被连接到NADN门501的一个输入。反相器502的输出被连接到与非门501的第二个输入。NAND门501的输出被提供到一个反相器503。这个反相器503的输出在线436上提供ATD1ST信号。这个ATD1ST信号被提供到包括反相器504和或非门505的一第二单触发电路。这个ATD1ST信号被连接到反相器504的输入，反相器504的输出被连接到或非门505的一个输入。另外，这个ATD1ST信号被连接到或非门505的第二输入。或非门505的输出被连接到一个SR锁存器506的置位输入。另外，或非门505的输出被连接到或非门507的一个输入。或非门507的第二输入是线500上的ATD信号。或非门507的输出被连接到这个SR锁存器506的复位输入。SR锁存器506的输出被连接到这个SR锁存器506的复位输入。SR锁存器506的Q输出被连接到反相器508，这个反相器508又依次驱动反相器509。反相器509的输出是线400上的ATD2ND信号。 图6中所显示的第一电平检测器产生这个CT1SP信号。图7所显示的第二电平检测器产生CT1信号。CT1SP信号的触发电平是AVX，它比CT1信号的触发电平低。图6中的这个检测器被或非门600的输出所使能，这个或非门600的输入是线601上的CEB信号，线436上的ATD1ST信号，和线700上的CT1信号。或非门600的输出通过反相器602被连接到晶体管603的栅极。另外，反相器600的输出被连接到晶体管604的栅极。当或非门600的输出是高电平时，晶体管604被打开，晶体管603被关闭，使能电平检测器电路的操作。 这个电平检测器电路包括一第一电流脚，它接收作为输入的、来自节点406的AVX信号。这个节点被连接到P沟道晶体管605的源极和N势阱。P沟道晶体管605的栅极和漏电极被连接到P沟道晶体管606的源极和N势阱。晶体管606的栅极和漏电极被连接到晶体管604的漏电极。晶体管604的源极被连接到N沟道晶体管607的漏电极和栅极。N沟道晶体管607的源极被连接到地。 这个电平检测器电流的第二电流脚包括连接到这个供电电 VDD的一第一节点。一个P沟道晶体管610和一个P沟道晶体管611的源极被连接到这个供电电压。晶体管610的栅极和漏电极被连接到晶体管612的漏电极。晶体管611的栅极被连接到反相器613的输出，反相器613的输入是线614上的SBCTL1信号，这个SBCTL1信号是从反相器602的输出提供的。这样，当SBCTL1信号是高电平时，在晶体管611的栅极上的信号是低电平，使一个增加的电流流过这个电路。 晶体管612的源极被连接到地。晶体管612的栅极被连接到晶体管604的栅极，其连接方式是一个电流镜像方式。另外，晶体管612的栅极和晶体管607的栅极被连接到晶体管603的漏电极。在晶体管612的漏电极上的节点NISP被作为输入连接到一个反相器615。这个反相器615的输出被连接到一个SR锁存器616的S输入。这个SR锁存器616...
【专利技术属性】
技术研发人员：张坤龙，洪俊雄，陈耕晖，何天行，李一龙，萧增辉，万瑞霖，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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