半导体元件的制造方法技术

一种半导体元件的制造方法包含：在半导体基材上形成第一高介电常数介电层；在第一高介电常数介电层上形成第二高介电常数介电层，其中第二高介电常数介电层包含与第一高介电常数介电层的材料不同的材料；退火第一高介电常数介电层以及第二高介电常数介电层，使得第一高介电常数介电层与第二高介电常数介电层相互扩散；以及在第二高介电常数介电层上形成栅电极。

Manufacturing Method of Semiconductor Components

The manufacturing method of a semiconductor element includes: forming the first high dielectric constant dielectric layer on the semiconductor substrate; forming the second high dielectric constant dielectric layer on the first high dielectric constant dielectric layer, in which the second high dielectric constant dielectric layer contains materials different from the first high dielectric constant dielectric layer; annealing the first high dielectric constant dielectric layer and the second high dielectric constant dielectric layer. The electric layer makes the first high permittivity dielectric layer diffuse with the second high permittivity dielectric layer, and forms a gate electrode on the second high permittivity dielectric layer.

【技术实现步骤摘要】
半导体元件的制造方法
本案是关于一种半导体元件及其制造方法。
技术介绍
集成电路(integratedcircuit,IC)的制造已经通过增加在半导体元件中形成的集成电路的密度来驱使。这通过实现更激进设计规则以允许形成更大密度的集成电路装置来达成。尽管如此，增加集成电路装置(诸如晶体管)的密度亦增加具有减小的特征大小的处理半导体元件的复杂性。
技术实现思路
于一或多个实施方式中，一种半导体元件的制造方法包含：在半导体基材上形成第一高介电常数介电层；在第一高介电常数介电层上形成第二高介电常数介电层，其中第二高介电常数介电层包含与第一高介电常数介电层的材料不同的材料；退火第一高介电常数介电层以及第二高介电常数介电层，使得第一高介电常数介电层与第二高介电常数介电层相互扩散；以及在第二高介电常数介电层上形成栅电极。附图说明当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。图1A、图2、图3、图4、图5、图6、图7、图8及图9A是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件的横截面图；图1B是图示用于图1A的示例性结构的介电常数随着在两个不同高介电常数介电层之间的厚度比变化的图；图1C至图1I是根据本揭示的一些实施方式的在与图1A实质上相同的制造阶段处的一些其他半导体元件的横截面图；图9B是沿着图9A中的线B-B的横截面图；图9C是图9A中的半导体元件的俯视图；图10、图11A及图12A是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件的横截面图；图11B是图示用于图11A的示例性结构的介电常数随着在两个不同高介电常数介电层之间的厚度比变化的图；图12B是沿着图12A中的线B-B的横截面图；图12C是图12A中的半导体元件200的俯视图；图13A至图13J是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件的横截面图；图13K是沿着图13J中的线K-K的横截面图；图13L是图13J中的半导体元件的俯视图；图14A至图14K是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件的横截面图；图14L是沿着图14K中的线L-L的横截面图；图14M是图14K中的半导体元件的俯视图；图15A至图15G是根据本揭示的一些实施方式的在各个制造阶段处的鳍式场效晶体管(FinField-effecttransistor,FinFET)元件的立体图；图16A至图16C是根据本揭示的一些实施方式的在各个制造阶段处的鳍式场效晶体管元件的立体图；图17、图18、图19A、图20A、图21A、图22A、图23A及图24A以及图25至图27是根据本揭示的一些实施方式的分别在各个制造阶段处的环绕式栅极(gate-all-around,GAA)元件的立体图及横截面图；图19B、图20B、图21B、图22B、图23B及图24B是分别沿着图19A、图20A、图21A、图22A、图23A及图24A中的线B’-B’的横截面图；图24C是沿着图24A中的线C’-C’的横截面图；图24D是图24A中的环绕式栅极元件的俯视图；图28A至图28C是根据本揭示的一些实施方式的在各个制造阶段处的环绕式栅极元件的横截面图；图29A、图29B及图29C是根据本揭示的一些实施方式的在各个制造阶段处的顶部栅极拓扑绝缘体(Topologicalinsulator,TI)场效元件的立体图；图29D是沿着图29C中的线D’-D’的横截面图；图30A、图30B及图30C是根据本揭示的一些实施方式的在各个制造阶段处的顶部栅极拓扑绝缘体场效元件的立体图；图31A是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件的俯视图；图31B及图31C是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件的不同侧视图；图32是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件的侧视图；图33是根据本揭示的一些实施方式的示例性多腔室处理系统的示意性俯视图。具体实施方式以下揭示内容提供许多不同实施方式或实例，以便实施所提供标的的不同特征。下文描述部件及排列的特定实例以简化本揭示。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接触形成第一特征及第二特征的实施方式，且亦可包含在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施方式。另外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施方式及/或配置之间的关系。另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。本揭示的实施方式提供了改良的高介电常数介电层，其可在各种元件类型的任一种中采用。例如，本揭示的实施方式可用于形成栅极堆叠，此等栅极堆叠适于在平面主体金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistors,MOSFET)、多栅极晶体管(平面或垂直，诸如鳍式场效晶体管元件、环绕式栅极(gate-all-around,GAA)元件、Ω栅极(Ω-栅极)元件或Pi栅极(π-栅极)元件)以及应变半导体元件、绝缘体覆硅(silicon-on-insulator,SOI)元件、部分耗尽绝缘体覆硅元件、全部耗尽绝缘体覆硅元件或类似者中使用。此外，可在形成P型及/或N型元件时采用本文揭示的实施方式。图1A、图2、图3、图4、图5、图6、图7、图8及图9A是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件100的横截面图。图1B是图示用于图1A的示例性结构的介电常数随着在两个不同高介电常数介电层之间的厚度比变化的图。图1C至图1I是根据本揭示的一些实施方式的在与图1A实质上相同的制造阶段处的一些其他半导体元件的横截面图。图9B是沿着图9A中的线B-B的横截面图，并且图9C是图9A中的半导体元件100的俯视图。参考图1A。介电堆叠110在基材102上方形成。基材102可为主体硅基材。于一些实施方式中，基材102可包含：元素半导体，诸如呈结晶结构的硅(Si)或锗(Ge)；化合物半导体，诸如碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、及/或锑化铟(InSb)；合金半导体，诸如锗硅(SiGe)、砷化铟镓(InGaAs)；或其组合。于一些实施方式中，基材102具有(001)表面定向。例如，基材102是具有(001)表面定向的GaAs基材。可能的基材102亦包含绝缘体覆硅基材。绝缘体覆硅基材使用通过布植氧分离(SIMOX)、晶圆接合、及/或其他适宜方法来制造。一些示例性基材102亦包含绝缘体层。绝缘体层包含适宜材料，诸如氧化硅、蓝宝石及/或其组合。示例本文档来自技高网...

【技术保护点】
1.一种半导体元件的制造方法，其特征在于，包含：在一半导体基材上形成一第一高介电常数介电层；在该第一高介电常数介电层上形成一第二高介电常数介电层，其中该第二高介电常数介电层包含与该第一高介电常数介电层的一材料不同的另一材料；退火该第一高介电常数介电层以及该第二高介电常数介电层，使得该第一高介电常数介电层与该第二高介电常数介电层相互扩散；以及在该第二高介电常数介电层上形成一栅电极。

【技术特征摘要】
2017.11.30 US 62/593,139;2018.11.14 US 16/191,2681.一种半导体元件的制造方法，其特征在于，包含：在一半导体基材上形成一第一高介电常数介电层；...

【专利技术属性】
技术研发人员：洪铭辉，郭瑞年，林延勳，林耕雍，杨博宇，万献文，
申请(专利权)人：台湾积体电路制造股份有限公司，洪铭辉，
类型：发明
国别省市：中国台湾,71