高性能存储器中的循环内位线恢复制造技术

本发明专利技术涉及高性能存储器中的循环内位线恢复。本公开涉及一种结构，其包括至少一个位线恢复器件，该位线恢复器件被配置为在读取操作与写入操作之间的循环内时间期间将位线预充电至特定电压，并且被配置为在读取操作与写入操作期间被关断。

Cyclic Interior Line Recovery in High Performance Memory

The present invention relates to cyclic bit line recovery in high performance memory. The present disclosure relates to a structure comprising at least one bit line recovery device configured to pre-charge the bit line to a specific voltage during the inter-cycle time between the read operation and the write operation, and configured to be turned off during the read operation and the write operation.

【技术实现步骤摘要】
高性能存储器中的循环内位线恢复
本公开涉及循环内位线(intracycle)恢复方案，更特别地，涉及用于时分多路复用静态随机存取存储器(TDSRAM)循环内位线恢复方案。
技术介绍
存储器芯片包括通过位线和字线互连的存储器基元的阵列。字线和位线用于读取存储器基元中的每一者和写入二进制值到存储器基元中的每一者，其中存储器基元中的每一者表示一位信息。由于每个存储器基元代表一位信息并且可以连接到其他电路，所以期望所有存储器基元的电特性和操作特性是一致的。在时分多路复用静态随机存取存储器(TDSRAM)中，主循环时间限制器中的一者在读取和写入循环内时间段期间恢复位线(BL)。在循环内时间段期间，BL需要被恢复以稳定化用于写入操作的半选择的(HS)基元。此外，即使在选择的基元中(即，写入操作发生的地方)，BL也需要被恢复，以防止真BL和补BL两者对地放电放电的写入问题。
技术实现思路
在本公开的一方面，一种结构，包括至少一个位线恢复器件，其被配置为在读取操作与写入操作之间的循环内时间期间将位线预充电至特定电压，并且被配置为在所述读取操作和所述写入操作期间被关断。在本公开的另一方面，一种结构，包括至少一个位线恢复器件，其被配置为在读取操作与写入操作之间的循环内时间期间恢复半选择的基元的位线，并且被配置为在所述循环内时间期间调节用于所述写入操作的选择的基元。在本公开的另一方面，一种方法包括：在读取操作期间关断位线恢复器件、将位线预充电至在电源信号的电压值与所述位线恢复器件中的晶体管的阈值电压之间的电压差、以及在写入操作期间关断所述位线恢复器件。附图说明通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。图1示出了时分多路复用静态随机存取存储器(TDMSRAM)时间线。图2示出了根据本公开的方面的用于半选择的基元结构的循环内伪位线恢复。图3示出了根据本公开的方面的用于半选择的基元结构的真和补写入驱动器。图4示出了根据本公开的方面的循环内列依赖的位线恢复结构。图5示出了根据本公开的方面的具有用于循环内列依赖的位线恢复结构的传输门结构的位开关。图6示出了根据本公开的方面的用于循环内列依赖的位线恢复结构的真和补写入驱动器。图7示出了根据本公开的方面的用于半选择的基元结构的另一循环内恢复。图8示出了根据本公开的方面的用于半选择的基元结构的循环内伪位线恢复的图。图9示出了根据本公开的方面的用于半选择的基元结构的循环内列依赖的位线恢复的图。具体实施方式本公开涉及一种循环内位线恢复方案，更特别地，涉及一种用于时分多路复用静态随机存取存储器(TDSRAM)的循环内位线恢复方案。有利地，通过实现本文公开的电路，在TDSRAM中改善了半选择的基元所关注的循环时间和稳定性。用于半选择的基元的循环内列依赖的位线恢复也能够使能低电压操作。图1示出了时分多路复用静态随机存取存储器(TDMSRAM)时间线。在图1中，常规的TDMSRAM时间线100具有读取、恢复、调节和写入操作。例如，读取操作花费大约x皮秒，位线(BL)恢复操作花费大约y皮秒，以及用于写入操作的位线(BL)调节花费大约z皮秒。最后，写入操作本身花费大约w皮秒。在常规的TDMSRAM时间线100中，当恢复BL时，y皮秒的BL恢复操作可以防止在写入操作期间的半选择的(HS)基元的稳定性问题。此外，对于常规TDMSRAM时间线100中的选择的列，BL恢复通过恢复变低的读取BL来帮助写入操作(即，否则，写入操作将具有真和补BL两者都将变低的问题)。另外，在常规TDMSRAM时间线100中，用于写入操作的BL调节通过将写入BL拉低来调节用于写入操作的BL。在这种情况下，另一BL(即，非写入BL)已经是高的。因此，用于写入操作的BL调节阻止了早期的读取操作。为了改善常规TDMSRAM时间线100，本文提供的电路可以在发生用于写入BL调节110时隐藏BL恢复操作105。在实施例中，这通过以下示例性步骤发生。在第一步中，通过对BL进行预充电来解决写入操作的半选择的基元的稳定性。在第二步中，通过恢复BL来解决两个位线可能为低的写入问题。在第三步中，通过将位线的一侧拉低来调节写入操作。在第四步中，通过将位线的另一侧拉高来调节写入操作。在本公开的进一步实施例中，BL恢复仅针对写入操作的半选择的(HS)基元而发生。以下示例性步骤会发生此情况。在第一步中，通过恢复BL来解决写入操作的半选择的(HS)基元的稳定性。在第二步中，通过共同地(即，同时)将位线的一侧拉低并且将位线的另一侧拉高来调节写入操作。图2示出了根据本公开的方面的用于半选择的基元结构的循环内伪位线恢复。在图2中，半选择的基元结构200包括以下部件：PMOS晶体管P0-P8；NMOS晶体管N0-N3；电源信号VCS；真位线信号BLT_A；补位线信号BLC_A；数字线真写入信号DLTW0；数字线补写入信号DLCW0；数字线补信号DLC；数字线真信号DLT；读取位开关信号RBS0N；写入位开关信号WBS0；位线恢复信号BLRN和电源信号VSS。在实施例中，PMOS晶体管P0和P1交叉耦合，以及PMOS晶体管P2、P3和P4串联并且被位线恢复信号BLRN选通。此外，以下部件是串联的：PMOS晶体管P5和NMOS晶体管N0；PMOS晶体管P6和NMOS晶体管N1；PMOS晶体管P0和NMOS晶体管N2；以及PMOS晶体管P1和NMOS晶体管N3。而且，PMOS晶体管P7和P8被读取位开关信号RBS0N选通。第一位线恢复器件210包括NMOS晶体管N1、PMOS晶体管P6、电源信号VCS、读取位开关信号RBS0N和写入位开关信号WBS0。此外，第二位线恢复器件220包括NMOS晶体管N0、PMOS晶体管P5、电源信号VCS、读取位开关信号RBS0N和写入位开关信号WBS0。伪位线恢复器件210、220由对应位线的读取位开关信号RBS0N和写入位开关信号WBS0选通。此外，本领域的普通技术人员将理解，伪位线恢复器件210、220的顺序可以互换(例如，与PMOS晶体管P5、P6串联的NMOS晶体管N0、N1的顺序)。在读取和写入操作期间，对于半选择的(HS)基元，关断伪位线恢复器件210、220，并且对于半选择的(HS)基元，伪恢复器件210、220被打开以基于NMOS晶体管N0、N1将位线(BL)预充电至VCS-Vt(即，阈值电压)。在实施例中，NMOS晶体管N0、N1将最大恢复值限制为VCS-Vt并且减轻稳定性问题以减少循环内时间。在实施例中，在读取和写入循环结束时，由于伪位线恢复器件210、220被关断，所以位线(BL)将被完全恢复。通过允许BL(例如，BLT_A和BLC_A)被部分地恢复，允许写入操作紧接在读取之后开始。特别地，由于没有循环内位线恢复操作，可以对于写入操作评价选择的基元的BL。在实施例中，在读取与写入操作之间，当读取位开关信号RBS0N复位时并且在使能写入位开关信号WBS0之前，选择的读取列被部分地恢复至VCS-Vt。执行将选择的写入列恢复至VCS-Vt是因为已知的写入操作将难以克服BL的交叉耦合的PMOS晶体管(即，如果选择的写入列未被恢复至VCS-Vt)。因此，图2的电路使能时分多路复用本文档来自技高网...

【技术保护点】
1.一种结构，包括至少一个位线恢复器件，其被配置为在读取操作与写入操作之间的循环内时间期间将位线预充电至特定电压，并且被配置为在所述读取操作和所述写入操作期间被关断。

【技术特征摘要】
2017.11.16 US 15/8149691.一种结构，包括至少一个位线恢复器件，其被配置为在读取操作与写入操作之间的循环内时间期间将位线预充电至特定电压，并且被配置为在所述读取操作和所述写入操作期间被关断。2.根据权利要求1所述的结构，其中所述至少一个位线恢复器件包括：由读取位开关信号选通的第一晶体管；以及由写入位开关信号选通的第二晶体管。3.根据权利要求2所述的结构，其中所述第一晶体管在电源信号与所述第二晶体管的漏极之间，以及所述第二晶体管在所述第一晶体管与第三晶体管的漏极之间。4.根据权利要求3所述的结构，其中所述第一晶体管和所述第三晶体管是NMOS晶体管，以及所述第二晶体管是PMOS晶体管。5.根据权利要求3所述的结构，其中所述特定电压是所述电源信号的电压值与所述第一晶体管的阈值电压之间的差。6.根据权利要求1所述的结构，进一步包括将所述位线驱动到所述特定电压的真和补写入驱动器。7.根据权利要求6所述的结构，其中所述真和补写入驱动器基于PMOS晶体管将所述位线驱动至所述特定电压。8.根据权利要求6所述的结构，其中所述真和补写入驱动器将另一位线拉至接地。9.根据权利要求8所述的结构，其中所述另一位线是相对于所述位线的补信号。10.一种结构，包括至少一个位线恢复器件，其被配置为在读取操作与写入操作之间的循环内时间期间恢复半选择的基元的位线，并且被配置为在所述循环内时间期间调节用于所述写入操作的选择的基元。11.根据权利要求10所述的结构，其中所述至少一个位线恢...

【专利技术属性】
技术研发人员：V·布林格维加拉加万，G·M·布莱斯拉斯，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY