半导体器件制造技术

在半导体器件所具备的非易失性存储器装置(4)中，在基于带间隧穿方式进行的数据擦除时，当满足电荷泵电路(52)的输出电压(VUCP)恢复至规定的基准电压这一条件，以及从开始对擦除对象的存储器单元(MC)供给升压电压(VUCP)起经过了规定的基准时间这一条件时，结束对擦除对象的存储器单元(MC)供给升压电压。

semiconductor device

In the non-volatile memory device (4) provided by semiconductor devices, data erasure based on inter-band tunneling ends when the output voltage (VUCP) of the charge pump circuit (52) is restored to the specified reference voltage and the voltage boost (VUCP) of the memory unit (MC) of the erased object is supplied after the specified reference time. A boost voltage is supplied to the memory unit (MC) of the erased object.

【技术实现步骤摘要】
半导体器件本专利技术申请是国际申请日为2012年08月29日、国际申请号为PCT/JP2012/071822、进入中国国家阶段的国家申请号为201280074152.5、专利技术名称为“半导体器件”的专利技术申请的分案申请。
本专利技术涉及具有能够电重写的非易失性存储器装置的半导体器件，例如，适合应用于通过带间隧穿电流擦除数据的方式的非易失性存储器装置。
技术介绍
在闪速存储器等具有能够电重写的非易失性存储器装置的半导体器件中，存在伴随非易失性存储器装置的容量增加，程序(写入)时间增大的倾向。日本特开2006-351166号公报(专利文献1)公开了用于使该程序时间缩短的技术。具体来讲，该文献的闪速存储器装置包括控制逻辑、高电压产生电路和信号产生电路。控制逻辑，在程序区间时，产生通知向字线供给程序电压的第1标志信号。高电压产生电路产生向字线供给的程序电压，在程序区间时，产生通知程序电压已恢复至目标电压的第2标志信号。信号产生电路响应于第1和第2标志信号而产生程序执行结束信号。当生成程序执行结束信号时，控制逻辑使第1标志信号非激活，以使程序区间结束。现有技术文献专利文献专利文献1：日本特开2006-351166号公报
技术实现思路
专利技术想要解决的技术问题但是，在如利用了带间隧穿的擦除方式那样在擦除时流过存储器单元的电流(擦除电流)比较大的情况下，因与电荷泵电路的电流供给能力的兼顾，能够同时进行擦除的存储器单元数量受到制限。因此，通常，存储器阵列被分割为多个块，在擦除时按每个块对共用的源极线施加高电压。另一方面，因存储器单元、擦除块、半导体器件、制造工艺等的偏差的原因，擦除电流的大小存在偏差。存在当考虑这些偏差(具有余量)来使擦除电流的大小、擦除执行时间的设定最优化时，擦除时间增大，或者擦除时间的缩短困难的问题。其它的课题和新的特征，根据本说明书的记载和附图变得明确。用于解决技术课题的技术方案在一实施方式的半导体器件中，在基于带间隧穿方式进行的数据擦除时，当满足电荷泵电路的输出电压恢复至规定的基准电压这一条件，以及从开始对擦除对象的存储器单元供给升压电压起经过了规定的基准时间这一条件时，结束对擦除对象的存储器单元供给升压电压。专利技术效果根据上述的一实施方式，能够使对各存储器单元的源极施加脉冲电压的施加时间与以往相比最优化，能够缩短擦除时间。附图说明图1是表示实施方式1的半导体器件的构成的框图。图2A是示意地表示存储器单元的构成的截面图。图2B是表示存储器单元的电路图符号的图。图3A是表示程序脉冲施加动作时的状态的图。图3B是表示擦除脉冲施加动作时的状态的图。图3C是表示读取动作时的状态的图。图3D是表示程序验证动作时的状态的图。图4是表示图1的非易失性存储器装置的整体构成的框图。图5是示意地表示图4的存储器阵列的构成的俯视图。图6是表示图5的某个存储器块的构成的电路图。图7是用于对擦除动作时的电荷泵电路的输出电流和输出电压的变化进行说明的图。图8是用于对适当的擦除脉冲的施加时间的设定方法进行说明的图。图9是用于对图4～图6中所示的非易失性存储器装置中的擦除动作进行说明的图。图10A是表示在基于以往的擦除动作进行了数据擦除的情况下、按每个存储器块的阈值电压的分布图。图10B是表示在通过实施方式1的情况的擦除动作进行了数据擦除的情况下、按每个存储器块的阈值电压的分布的图。图11是用于对实施方式2中的非易失性存储器装置的擦除动作进行说明的图。图12是用于对在图4的非易失性存储器装置中流过控制电路和电源电路间之间的控制信号进行说明的图。图13是表示图12的环形振荡器的构成的一例的电路图。图14是表示图12的电荷泵电路的构成的一例的电路图。图15是表示图12的电压检测部的构成的一例的电路图。图16是表示图12的电源切换电路的一部分的构成例和源极线驱动器部的构成例的电路图。图17是表示图12的定时控制部的构成的框图。图18是表示图17的驱动脉冲生成部的构成的电路图。图19是用于说明图18的驱动脉冲生成部的动作的图。图20是表示图18的驱动脉冲生成部的动作的一例的时序图。图21是用于对第1擦除模式中的非易失性存储器装置的擦除动作进行说明的图。图22是用于对第2擦除模式中的非易失性存储器装置的擦除动作进行说明的图。图23是表示在实施方式4的半导体器件中、非易失性存储器装置的电源电路的构成的图。具体实施方式以下，参照附图对各实施方式详细地进行说明。此外，对相同或者相当的部分标注相同的附图标记，不重复其说明。<实施方式1>[半导体器件的构成]图1是表示实施方式1的半导体器件的构成的框图。图1中示出了微型计算机芯片1来作为半导体器件的一例。微型计算机芯片1包括CPU(CentralProcessingUnit：中央处理单元)2、RAM(RandomAccessMemory：随机存取存储器)3、非易失性存储器装置4、周边电路5、接口电路7、将它们相互连接的数据总线8和电源电路6。电源电路6基于从微型计算机芯片1的外部接收的外部电源电压VCC生成内部电源电压VDD。内部电源电压VDD供给到微型计算机芯片1的各部(图1中，仅仅代表地示出了对非易失性存储器装置4的供给)。非易失性存储器装置4是EEPROM(ElectricallyErasableandProgrammableRead-onlyMemory：电可擦除可编程只读存储器)或闪速存储器等半导体存储装置。这些半导体存储装置的各存储器单元在栅极电极和沟道层之间具有电荷蓄积部。存储器单元的阈值电压根据蓄积在电荷蓄积部的电荷而变化，由此能够存储“1”、“0”的信息。作为电荷蓄积部，通常使用由多结晶硅膜形成的浮栅(浮置栅极)、或者氮化硅膜等。氮化硅膜通过分散存在于膜中的俘获电平(traplevel)蓄积电荷。该实施方式中，对使用氮化硅膜作为电荷蓄积部的例子进行说明。接下来，对存储器单元的具体构成进一步详细说明。[存储器单元的构成]图2A是示意地表示存储器单元的构成的截面图。图2B是表示存储器单元的电路图符号的图。图2A和图2B中，对对应的部分标注相同的附图标记。参照图2A和图2B，存储器单元(也称为“存储器单元晶体管”)MC形成在衬底20上，包括控制栅极(CG：ControlGate)21、氮化硅膜22、存储器栅极(MG：MemoryGate)23、源极区域24、和漏极区域25。控制栅极21隔着绝缘层(未图示)形成在P型硅衬底20的表面上。氮化硅膜22作为由氧化硅膜(未图示)、氮化硅膜22、和氧化硅膜(未图示)形成的ONO(Oxide-Nitride-Oxide)膜形成在控制栅极21的侧壁。在ONO膜上形成有侧壁结构的存储器栅极23。源极区域24和漏极区域25通过对栅极21、23的两侧的衬底20注入N型杂质而分别形成。从与衬底20垂直的方向观察，存储器栅极23的一部分和源极区域24的一部分重叠，控制栅极21的一部分和漏极区域25的一部分重叠。在配置有多个存储器单元MC的存储器阵列中，设置有各自与存储器单元行对应地在行方向X上延伸的、存储器栅极线MGL、控制栅极线CGL、和源极线SL。设置有与存储器单元列对应地在列方向Y上延伸的位线BL。各存储器单元MC中，存储器栅极23与对应的存储器本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：多个存储器单元晶体管，其各自具有电荷蓄积部，根据与所述电荷蓄积部的电荷量对应的阈值电压的变化来存储数据；布线，其与被分为n个组的所述多个存储器单元晶体管中的、属于相同组的各晶体管的一个电极连接；电压生成部，其与所述布线连接，在基于带间隧穿方式进行的擦除动作时生成向所述布线供给的升压电压；检测部，其检测从所述电压生成部供给的所述升压电压，并将该升压电压与由基准电压产生电路生成的基准值进行比较；和控制部，其在所述擦除动作时控制供给所述升压电压的定时，所述控制部，在从开始所述升压电压的供给起经过规定的第1基准时间，并且，在所述检测部进行比较而显示所述升压电压为所述基准值以上的情况下，使所述升压电压的供给结束。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：多个存储器单元晶体管，其各自具有电荷蓄积部，根据与所述电荷蓄积部的电荷量对应的阈值电压的变化来存储数据；布线，其与被分为n个组的所述多个存储器单元晶体管中的、属于相同组的各晶体管的一个电极连接；电压生成部，其与所述布线连接，在基于带间隧穿方式进行的擦除动作时生成向所述布线供给的升压电压；检测部，其检测从所述电压生成部供给的所述升压电压，并将该升压电压与由基准电压产生电路生成的基准值进行比较；和控制部，其在所述擦除动作时控制供给所述升压电压的定时，所述控制部，在从开始所述升压电压的供给起经过规定的第1基准时间，并且，在所述检测部进行比较而显示所述升压电压为所述基准值以上的情况下，使所述升压电压的供给结束。2.如权利要求1所述的半导体器件，其特征在于，所述电压生成部包括电荷泵电路。3.一种半导体器件，其特征在于，包括多个存储器单元晶体管，所述多个存储器单元晶体管各自具有电荷蓄积部，并根据与所述电荷蓄积部的电荷量对应的阈值电压的变化来存储数据，所述多个存储器单元晶体管被分为n个组，属于相同组的各晶体管的一个主电极连接于布线，所述半导体器件还包括：电压生成部，其与所述布线连接，在基于带间隧穿方式进行的擦除动作时生成用于向各所述组的所述布线供给的升压电压；检测部，其检测所述电压生成部的输出电压并将该输出电压与基准值进行比较；和控制部，其在所述擦除动作时控制供给所述升压电压的定时，所述控制部，在从开始向第i组供给所述升压电压起经过规定的第1基准时间，并且，由所述检测部进行的检测和比较的结果显示所述升压电压为所述基准值以上的情况下，开始向第i+1组供给所述升压电压，其中，1≤i≤n-1。4.如权利要求3所述的半导体器件，其特征在于，所述控制部，在开始向第i+1组供给所述升压电压时，结束向第i组进行的所述升压电压的供给，其中，1≤i≤n-1。5.如权利要求3所述的半导体器件，其特征在于，所述控制部，在开始向第j组供给所述升压电压起经过了比所述第1基准时间长的规定的第2基准时间时，结束向第j组进行的所述升压电压的供给，其中，1≤j≤n。6.如权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括n个驱动器，该n个驱动器分别与所述n个组对应，在该n个驱动器各自被供给的控制信号为激活状态时向对应的组供给所述升压电压，所述控制部包括n个控制信号生成部，该n个控制信号生成部分别与所述n个驱动器分别...

【专利技术属性】
技术研发人员：小川大也，伊藤孝，友枝光弘，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP