存储器中开机顺序之参考电压检测器制造技术

用于检测一参考信号的系统以及方法。一较佳地实施例系包括一锁存器（例如锁存器３２０）以及一滤波器（例如滤波器３２５），该锁存器系会追踪在其输入的一参考信号，并反射在其输出的参考信号，而滤波器系可以被耦合至该锁存器之输出，并且可以注入一延迟，以帮助消除脉冲干扰（ｇｌｉｔｃｈｅｓ）以及噪声的影响，而当参考信号达到一特定数值时，来自该滤波器之一控制信号系造成该锁存器会储存该参考信号。藉由该滤波器所给予的一延迟则是可以确保，直到该参考信号到达该特定数值之后的一有限量时间为止，该锁存器并不会储存该参考信号。

【技术实现步骤摘要】

本专利技术系一般而言相关于一种用于电子电路操作之电路，并且，更特别地是相关于一种在一开机顺序期间用于检测所需之一参考电信号的电路。
技术介绍
在一存储器中，差动信号(differential signaling)系典型地被用于传输信号，而差动放大器则可被用于将不同的输入与一参考信号进行比较，以决定，举例而言，储存在一存储器组件中之一数据的数值，因此，在使用之前就能具有处于适当数值之参考电压信号是很重要的，若是该参考电压未能处于一适当的数值时，则对所述不同输入所进行之比较将会导致储存在存储元件中之数据的错误配置。根据双倍数据速率同步动态随机存取存储器(double data-ratesynchronous dynamic random access memory，DDR SDRAM)之JointElectronic Devices Engineering Council(JEDEC)技术标准，除了一时钟激活(clock enable，CKE)以及主要的时钟信号(CLK，/CLK)之外，进入该DDR SDRAM中的输入皆不会被识别为有效，直到一参考电压信号(VREF)被施加之后为止，而这则是可以帮助确认该VREF系已经于该存储器中之操作开始之前获得适当数值的事实，该时钟激活，CKE，系可以于一开始具有一低的位准(典型地介于0.0v至0.6v之间)，并且，在该存储器开始操作之前，其系会过渡至一高的位准。将CKE维持在低位准系可以确保在VREF已经到达其适当数值之前，该存储器不会开始其正常操作，然而，却有可能在VREF达到其适当数值之前，将CKE带到一高位准。然而，其系仍然有可能在VREF获得该适当数值之前即开始操作，举例而言，在VREF信号在线的脉冲干扰(glitch)系可能暂时地将VREF带至该适当数值，并且激活该存储器的操作，而既然VREF已经到达该适当数值(尽管只有一短暂的时间周期)，则CKE系可以过渡至一高位准，然而，到开始操作的时候，该脉冲干扰即已经消失，并且，VREF已不再处于该适当数值。而一个用于解决此问题的已知方式则是牵涉到，一旦达到一所需的上电(power up)指令顺序时，一“CHIP完成(CHIP ready)”信号的产生，而此可以帮助确保的是，即使在VTREF以及CKE两者皆处于其特定的数值而使得该存储器可以开始操作的状况，直到该存储器接收到特定顺序之一系列指令为止，其都不会开始操作。同时，一第二已知方法则是使用一低电压CKE接收器，被设计来接收一“低”位准的一分开CKE接收器，该分开CKE接收器系可以帮助消除与产生错误数值检测之该脉冲干扰以及噪声相关的问题。该第一种已知方法的缺点是，该“CHIP完成”信号系可能意外地于接收完可能与该上电顺序相符之一随机存取顺序之后产生。而该第一种已知方法的第二个缺点则是，该“CHIP完成”信号系会干扰在该存储器中的电路，并且可能导致不需要的且非预期的状态。再者，该第二种已知方法的缺点是，该DDR SDRAM系需要一快速的检测，并且，系没有考虑到会避免在CKE上之脉冲干扰及/或噪声之大多数种类的滤波操作。
技术实现思路
这些以及其它问题系一般而言会被解决或是被规避，以及技术优点系一般而言藉由本专利技术之较佳实施例而加以达成，而该较佳实施例系提供用于确保在一存储器之一开机顺序期间，一参考电压信号之适当检测。依照本专利技术之一较佳实施例，一种电路系包括一锁存器(latch)，其系具有耦合至一参考电压信号输入的一输入，而该锁存器系包含用以于该输入上升至一特定位准时进行检测以及当该输入上升至该特定位准时确认一时钟激活信号的电路，以及一滤波器，其系具有耦合至该锁存器之一输出的一输入，以及耦合至该锁存器的一输出，而该滤波器系包含用以消除在其输入之来自一信号的瞬变过程(transients)。依照本专利技术之另一较佳实施例，一种电路系包括一锁存器(latch)，其系具有耦合至一参考电压信号输入的一输入，而该锁存器系用于追踪该参考电压信号输入，以及一滤波器，其系具有耦合至该锁存器之一输出的一输入，而该滤波器系用于消除在其输入之来自一信号的瞬变过程(transients)。根据本专利技术之一较佳实施例的一个优点是，在该存储器开始操作之前，该参考电压信号系被确保处于所需的位准，此系可以避免对储存在存储元件中之数据的错误检测。根据本专利技术之一较佳实施例的更进一步优点是，在仍然符合坚守严格执行需求的同时，脉冲干扰以及噪声系可以进行滤波，此系确保与预期一固定位准之效能的电子装置的互用性(interoperability)。上述已列出本专利技术相当广泛的特征以及技术优点，因此，接下来之本专利技术的详细叙述系将可以有更好的了解，本专利技术额外的特征以及优点将于之后加以叙述，而其系形成本专利技术之权利要求的主题。熟悉此技艺之人应该了解的是，所揭示之概念以及特别的实施例系可以毫无困难地加以利用，而作为以实现与本专利技术之目的相同之修饰或设计其它结构或程序的基础，熟悉此技艺之人亦应该了解的是，如此之等效解释并不脱离本专利技术于权利要求中所提出之精神以及范围。附图说明为了更完整的了解本专利技术以及本专利技术的优点，接下来的叙述系关连于所附附图而做为参考，其中第1图其系显示一JESD79C符合存储器(compliant memory)之一开机顺序的时序图；第2图其系显示用于图例说明在一参考电压信号上之一脉冲干扰的一可能影响的时序图；第3图其系显示根据本专利技术之一较佳实施例的一参考电压检测单元的附图；第4图其系显示根据本专利技术之一较佳实施例的一参考电压检测单元的一详细附图；以及第5图其系显示根据本专利技术之一较佳实施例之一参考电压检测单元的操作时序图。具体实施例方式现在之较佳实施例的制造以及使用系于之后有详尽的讨论。然而，应该要注意的是，本专利技术系在于提供许多可融入于广泛变化之特殊范围中的可应用且具专利技术性的概念，所讨论之特殊实施例仅是用于举例说明制造以及使用本专利技术的特殊方法，并不会限制本专利技术之范围。本专利技术系将相关于较佳实施例而于特殊的范围，亦即，一个使用JEDEC DDR SDRAM技术标准的存储器，中进行讨论。该JEDEC DDR SDRAM技术标准系刊载于标题为“JEDEC Standard-Double Data Rate(DDR)SDRAM Specification-JESD79C(Revision of JESD79B)”、且出版于2003年三月的文章之中，其在此系被包含为参考文献。然而，本专利技术系亦可被应用于在一开机顺序期间，一参考电压信号的正确检测对适当操作亦为重要的其它存储器以及集成电路之中。现在，请参阅第1图做为参考，其系显示用于图例说明符合DDRSDRAM存储模块(“存储器”)之一JEDEC JESD79C技术标准的一开机顺序，而该JESD79C技术标准系详细载明一存储器在初始开机顺序期间所应该经历之事件的一特定顺序。在该开机顺序中的一第一步骤系牵涉到开启电压供给，举例而言，VDD以及VDDQ，一第一曲线105系显示电压供给VDD之行为，在被开启之前，该电压供给VDD系可以处于一未知状态，此系可以表示为一阴影区域，举例而言，阴影区域107，而一第二曲线110则是显示电压供给VDDQ的行为。在该供给电压已经开启之后，该存储本文档来自技高网...

【技术保护点】
一种电路，其系包括：一锁存器（ｌａｔｃｈ），其系具有耦合至一参考电压信号输入的一输入，而该锁存器系包含用以于该输入上升至一特定位准时进行检测以及当该输入上升至该特定位准时确认一时钟激活信号的电路；以及一滤波器，其系具有耦合至该锁存器之一输出的一输入，以及耦合至该锁存器的一输出，而该滤波器系包含用以消除在其输入之来自一信号的瞬变过程（ｔｒａｎｓｉｅｎｔｓ）。

【技术特征摘要】
US 2003-8-28 10/6512811.一种电路，其系包括一锁存器(latch)，其系具有耦合至一参考电压信号输入的一输入，而该锁存器系包含用以于该输入上升至一特定位准时进行检测以及当该输入上升至该特定位准时确认一时钟激活信号的电路；以及一滤波器，其系具有耦合至该锁存器之一输出的一输入，以及耦合至该锁存器的一输出，而该滤波器系包含用以消除在其输入之来自一信号的瞬变过程(transients)。2.根据权利要求第1项所述之电路，其中该锁存器系包括一第一晶体管，其系具有耦合至一电压供给的一第一终端，以及耦合至一第二输入的一第二终端；一第二晶体管，其系与该第一晶体管并联配置，并具有耦合至该电压供给的一第一终端；一第三晶体管，其系具有耦合至该第一以及该第二晶体管的一第一终端，以及耦合至该第二输入的一第二终端；以及一第四晶体管，其系具有耦合至该第三晶体管的一第一终端，以及耦合至该第一输入的一第二终端。3.根据权利要求第2项所述之电路，其中该第二输入系为一开机(power-on)信号线路。4.根据权利要求第2项所述之电路，其中该第三晶体管系耦合至该第一以及该第二晶体管的第三终端。5.根据权利要求第2项所述之电路，其中该第四晶体管之一第三终端系耦合至基板接地。6.根据权利要求第2项所述之电路，其中该第四晶体管之一第三终端系耦合至一电流限制器(current limiter)。7.根据权利要求第2项所述之电路，其中该第二晶体管之一第二终端系耦合至该滤波器之该输出。8.根据权利要求第2项所述之电路，其中该锁存器系更进一步包括一反相器(inverter)，其系具有耦合至该第三晶体管之该第一终端的一输入，以及耦合至该滤波器之该输入的一输出。9.根据权利要求第2项所述之电路，其中该第...

【专利技术属性】
技术研发人员：O基尔，MA基里安，H斯特雷夫，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]