电可擦除可编程只读存储器阵列的编程方法技术

非易失存储器包含按行和列（３１１－３１６；３３１－３３６）排列的单元构成的阵列（３０），其中各个列（３１１－３１６；３３１－３３６）的单元被定位在相应隔离ｐ井区（３０１、３０２、３０３）内。阵列的行（３１１、３２１、３３１；３１６、３１６、３３６）中的顺序存储器单元的控制栅极被公共字线（３０７１、３０７２、３０７６）电连接。位线（３０９１、３０９２、３０９３）按照相应列（３１１－３１６；３３１－３３６）电连接各个存储器单元的漏极或源极区。源极线（３０５１、３０５２、３０５３）和阵列的各个列（３１１－３１６；３３１－３３６）中的至少一个存储器单元电连接到对应于该列源极线和单元的ｐ井区（３０１、３０２、３０３）。因此阵列（３０）的各个列位于隔离井内。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，尤其涉及非易失存储器，以及隔离沟道编程和阵列操作。
技术介绍
诸如电可擦除可编程只读存储器(EEPROM)阵列的传统存储器阵列包括多个单独的存储器单元。可以将存储器单元编程到期望的逻辑或存储器状态。在对阵列编程时，各个单元必须具有高或低电压(即ON或OFF)状态。期望的高电压状态受到功耗因素以及物理和材料约束的限制。由于必须区别于高电压状态，并且必须不导致紧密存储器阵列单元分布中的相邻单元之间的交叉泄漏，期望的低电压状态同样受到限制。访问低状态所需的电压越高，则存储器单元消耗的功率就越大。通常，存储器单元被布置成阵列。图1示出了这种阵列的简化例子。图1的阵列例子只包含9个单独的存储器单元，而典型的存储器阵列包含远多于此的单元。因此，图1的阵列例子中的较小单元数量应当被理解成只是为了这里的图解和讨论。实际上，这里描述的相同原理同样适用于各种规模的存储器阵列，包含远大于此的存储器单元阵列。图1的阵列包含单独的存储器单元，例如存储器单元101-109。在阵列的各个单元中，例如单元101的单元从其栅极连接到字线，例如被连接到单元101的栅极的字线(W1)121。其它单元102和103也被连接到字线121。为了在图1中表示，单元101、102、103在阵列内被布置成公共的″行″。诸如字线(W1)121、(W2)122和(W3)123的公共字线分别连接公共行中的单元，例如单元101、102、103，单元104、105、106和单元107、108、109。行中各个单元的漏极被连接到单独的位线，例如单元101的漏极被连接到位线(B1)131。相同位线131与阵列的其它单元104和107连接。为了进行表示，单元101、104、107被布置成阵列的公共″列″。诸如位线131、132和133的公共位线分别连接公共列中的单元101、104、107，单元102、105、108和单元103、106、109。单元101的源极被连接到源极线125。这个源极线125也连接整个阵列的所有其它单元101-109的源极。于是在图1中可以理解，并联字线121-123中的相应字线分别连接阵列的公共行中布置的各个单元101-103，104-106或107-109的栅极，而并联位线131-133中的相应位线分别连接阵列的公共列中布置的各个单元101、104、107，102、105、108或103、106、109的漏极。阵列的所有单元101-109位于公共井中，例如位于图1的p井100中。在这个布局中，各个源极线路125和p井100对阵列的各个单元101-109均是共同的。在对单元101-109的上述阵列进行编程时，正电压被提供给选通的存储器单元字线和选通的存储器单元位线。接着通过热载流子注入(HCI)对选定的存储器单元进行编程，从而改变选定存储器单元的阈值电压(即改变其浮动栅极中存储的电荷量)。在进行编程期间周期性检测阈值电压的变化，以针对阵列中的所有选定存储器单元检测是否已经达到目标阈值电压。在擦除单元101-109的上述阵列时，通过向各个字线施加负电压并且向源极线125或公共p井100施加正电压，擦除整个阵列。通过这种方式，阵列中所有存储器单元的浮动栅极会同时相应充电到低阈值电压状态。参照图2，曲线解了在对应于″OFF″或″ON″状态的高阈值电压状态和低阈值电压状态下，阵列的存储器单元101-109所代表的位中的阈值电压。显然，各个高电压状态和低电压状态实际上是分别在特定目标高电压和目标低电压的附近的电压水平范围。图2表现出的电压范围图解了在对传统阵列(所有单元共享诸如p井100的公共井)进行编程时表现出的分布类型。在图2的分布中，高阈值电压以相对较窄的分布集中在例如5-6伏之间。然而，低阈值电压状态的阈值电压分布会宽得多，例如0.5伏到2.5伏。导致较低阈值电压状态具有较宽阈值电压分布的主要原因是，所有位元位于公共p井使得所有存储器单元被同时擦除。较低阈值状态的Vt分布宽于较高阈值状态的Vt分布的全部主要原因是处理偏差、材料缺陷和材料性质退化。为了确保对低Vt状态位元的读取访问的成功，较宽的Vt分布要求在读取操作期间具有高字线电压。导致的问题包含为了保证完成低阈值状态的读取访问，较高字线电压的要求消耗了大量功率。此外，为了达到较高的字线电压，需要从低电压电源进行升压以达到期望的字线电压。即使从低电压电源进行升压，为了达到期望的字线电压，通常仍然需要大量的时间，因为在只使用低功率的情况下升压速度较慢。为了减少所需的读取访问字线电压，控制具有较低阈值电压水平的单元阵列中间的电压范围分布会比较有利。然而控制较低的电压范围分布会导致这样的问题，即在阵列的所有单元位于公共p井中时，相邻单元中间产生交叉泄漏。
技术实现思路
由于将较低阈值电压分布限制到较窄的范围，并且允许使用较低字线电压进行快速访问，本专利技术相比现有技术具有显著的改进和优点。附图说明在附图中通过例子图解本专利技术，但这些例子不对本专利技术进行限定，图中用类似的附图标记表示类似的元件，其中图1图解了按照公共p井配置的传统存储器单元阵列；图2图解了具有低电压阈值水平和高电压阈值水平的阵列的存储器单元的栅电极电压分布；图3根据本专利技术的实施例图解了针对阵列的单独位线和存储器单元的隔离p井；图4图解了沿图3的阵列的隔离p井的长度方向得到的半导体器件剖视图；图5图解了横过图3的各个相邻隔离p井的相邻单元所得到的半导体器件剖视图； 图6图解了具有图5的取向的半导体器件工作片段的横截面，其中示出了相邻隔离p井的沟槽形成；图7图解了图6的器件的p井和深n井隔离植入；图8图解了图7的器件的深n井隔离和n井中的p井扩散，其后进行栅极氧化物形成，聚(poly)沉积和光刻；图9图解了在蚀刻图8的器件之后剩余的聚1(poly1)，之后是氧化物-氮化物-氧化物(ONO)层和聚2(poly2)沉积；图10A-E针对各个步进电压的存储器单元的代表性栅极电压分布，图解了在擦除和编程阵列时相对阵列的隔离p井的示例性电压步进；而图11图解了具有隔离p井布局并且包含非接触式源极的半导体器件可选实施例的剖面图3。本领域技术人员会理解，对图中元件的图解注重简单和清晰，不必按比例绘出。例如，相对于其它元件，可以夸大图中某些元件的尺寸以利于理解本专利技术的实施例。具体实施例方式根据本专利技术的一个实施例，诸如电可擦除可编程只读存储器(EEPROM)阵列的非易失存储器(NVM)阵列包含存储器单元列，所述存储器单元列在单独的p井区中形成以减少阵列中选定存储器单元的编程阈值电压分布宽度。例如，在诸如p井区的井区内形成共享公共位线的多个存储器单元。在一个实施例中，各个隔离p井形成阵列中的存储器单元列。使用浅沟槽隔离(STI)结构将p井彼此电隔离。单独p井区内形成的存储器单元共享公共位线和公共源极线。通过允许将阵列的存储器单元编程到紧密阈值电压分布内，将存储器阵列隔离成单独p井改进了编程控制。参照图3，存储器单元阵列30包含存储器单元311-316、321-326和331-336。存储器单元阵列30只是示例性的，其中阵列可以包含比示出的或多或少的单独存储器单元，并且可以按照各种公共行，公共列或其它相对位置的布局布置单元。在阵列本文档来自技高网...

【技术保护点】
一种半导体器件，具有包含存储器单元行和列的电可擦除可编程只读存储器（ＥＥＰＲＯＭ）阵列，该半导体器件包括：半导体基底内的第一ｐ井区和第二ｐ井区，其中第一ｐ井区和第二ｐ井区被分离开和电隔离；位于第一ｐ井区内的第一存储器单元列； 位于第二ｐ井区内的第二存储器单元列；第一存储器单元列中的第一存储器单元的第一控制栅极，和第二存储器单元列中的第二存储器单元的第二控制栅极，其中第一控制栅极和第二控制栅极处于相同行中，并且通过公共字线电连接；第一位线， 电连接到第一存储器单元列中的各个存储器单元的漏极区，第二位线，电连接到第二存储器单元列中的各个存储器单元的漏极区；第一源极线，电连接到第一存储器单元列中的各个存储器单元的源极区，其中第一源极线和第一存储器单元列中的至少一个存 储器单元的源极区电连接到第一ｐ井区；和第二源极线，电连接到第二存储器单元列中的各个存储器单元的源极区，其中第二源极线和第二存储器单元列中的至少一个存储器单元的源极区电连接到第二ｐ井区。

【技术特征摘要】
US 2000-8-15 09/639,1951.一种半导体器件，具有包含存储器单元行和列的电可擦除可编程只读存储器(EEPROM)阵列，该半导体器件包括半导体基底内的第一p井区和第二p井区，其中第一p井区和第二p井区被分离开和电隔离；位于第一p井区内的第一存储器单元列；位于第二p井区内的第二存储器单元列；第一存储器单元列中的第一存储器单元的第一控制栅极，和第二存储器单元列中的第二存储器单元的第二控制栅极，其中第一控制栅极和第二控制栅极处于相同行中，并且通过公共字线电连接；第一位线，电连接到第一存储器单元列中的各个存储器单元的漏极区，第二位线，电连接到第二存储器单元列中的各个存储器单元的漏极区；第一源极线，电连接到第一存储器单元列中的各个存储器单元的源极区，其中第一源极线和第一存储器单元列中的至少一个存储器单元的源极区电连接到第一p井区；和第二源极线，电连接到第二存储器单元列中的各个存储器单元的源极区，其中第二源极线和第二存储器单元列中的至少一个存储器单元的源极区电连接到第二p井区。2.如权利要求1所述的半导体器件，其中源极区的进一步特征在于硅化n型掺杂源极区，其中通过硅化p型掺杂区将第一源极线电连接到第一存储器单元列中的至少一个存储器单元的第一p井区，所述硅化p型掺杂区的位置邻近与第一存储器单元列中的至少一个存储器单元相连的源极区。3.如权利要求1所述的半导体器件，其中通过沟槽隔离部件将第一p井区和第二p井区分离开和电隔离。4.如权利要求3所述的半导体器件，还包括位于浅沟槽隔离部件下面的n井区，将第一p井区和第二p井区电隔离。5.一种半导体器件，具有包含存储器单元行和列的电可擦除可编程只读存储器(EEPROM)阵列，该半导体器件包括半导体基底内形成的p井区；存储器单元列，其中各个存储器单元具有位于p井区内的源极区和漏极区，并且各个源极区电连接到p井区；字线，其中各个字线电连接到存储器单元列中的存储器单元的控制栅极；和位线，电连接到存储器单元列中的各个存储器单元的漏极区。6.如权利要求5所述的半导体器件，其中各个存储器单元的源极区被硅化，并且通过硅化p型掺杂区电连接到p井区。7.形成电可擦除可编程只读存储器(EEPROM)阵列的方法，包括在半导体基底内形成第一p井区和第二p井区，其中第一p井区和第二p井区被浅沟槽隔离部件分离开；形成位于第...

【专利技术属性】
技术研发人员：胡崇友，常国同，刘伟华，大卫伯尼特，
申请(专利权)人：自由度半导体公司，
类型：发明
国别省市：US[美国]