一种现场可编程门阵列及通信方法技术

本申请提供一种现场可编程门阵列FPGA及数据通信方法，该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核；ASIC化的硬核包括：高速交换互联单元和至少一个站点；各个站点与高速交换互联单元连接；站点，用于FPGA内各个功能模块与ASIC化的硬核的数据传递；高速交换互联单元，用于实现各个站点之间的数据传递。本申请提供的FPGA中内嵌ASIC化的硬核，可以方便各个功能模块就近与其进行数据交换，从而降低时间延迟。源功能模块将数据发给站点，站点将数据发给高速交换互联单元，高速交换互联单元将数据通过与目的功能模块连接的站点将数据发给目的功能模块。完成源功能模块与目的功能模块之间的数据传递。

【技术实现步骤摘要】
【国外来华专利技术】一种现场可编程门阵列及通信方法
本申请涉及集成电路
，特别涉及一种现场可编程门阵列及通信方法。
技术介绍
现场可编程门阵列(FPGA，FieldProgrammableGateArray)是在可编程逻辑阵列(PLA，ProgrammableLogicArray)、门阵列逻辑GAL(GateArrayLogic)、复杂可编程逻辑器件(CPLD，ComplexProgrammableLogicDevice)等可编程器件的基础上进一步发展的产物。FPGA作为专用集成电路(ASIC，ApplicationSpecificIntegratedCircuit)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA是当今数字系统设计的主要硬件平台，其主要特点就是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写。因此，FPGA应用地越来越广泛。FPGA芯片结构目前主要是基于查找表(LUT，Look-Up-Table)技术，并且整合了常用功能(例如RAM、时钟管理和DSP)的硬核(ASIC型)模块。由于基于LUT的FPGA具有很高的集成度，其器件密度从数万门到数千万门不等，可以完成极其复杂的时序与逻辑组合电路功能。其主要的组成部分为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入式块RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。参见图1，该图为现有技术中的FPGA的应用示意图。由于FPGA的规模已经达到兆(K*K)级别的逻辑元件(LE，LogicElement)，FPGA能完成的功能也极其丰富和复杂。因此，FPGA开发会划分成很多个功能模块(Module)，每一个功能模块完成一部分相对比较独立的功能，实现整个芯片的一部分电路；而功能模块之间需要通过接口来实现相互传递数据和信息。例如图1的一个应用实例中，可能用到十个功能模块(功能模块0-功能模块10)，很多功能模块之间存在通信，以功能模块0为例，功能模块0与功能模块1、功能模块3和功能模块5之间均存在通信。功能模块之间进行通信时需要通过定义的接口进行通信，由于数据流量较大，数据位宽有的会比较大，如果某些功能模块与较多功能模块进行通信，则需要定义多个通信接口，这样通过不同的通信接口与不同的功能模块相通信。各个功能模块采用LUT和触发器完成电路功能，各个电路通过FPGA的布线实现互联。参见图2，该图为现有技术中FPGA的内部结构示意图。其中，横线和竖线表示布线资源，可以通过编程完成各个可配置逻辑模块(CLB，ConfigurableLogicBlock)的输入和输出的互联。图2中的FPGA与外界连接是靠输入输出模块(IOB，InputOutBlock)。一些分布比较靠近的CLB一起实现一个功能模块的电路，另外一些靠近的CLB一起实现另外一个功能模块的电路。而功能模块之间的通信接口和互联，可以通过一些CLB和布线来完成。参见图3，该图为现有技术中功能模块在FPGA上的映射示意图。图3中包括三个功能模块，分别是功能模块0、功能模块3和功能模块8。每个功能模块由靠近的多个CLB组成(图3中的小方格)，各个模块之间通过布线连接(图3中的箭头)。图3中的功能模块0、功能模块3、功能模块8分别被部署在FPGA的上左、右中、下左位置，功能模块0和功能模块3之间有接口需要互联和通信，同样功能模块3和功能模块8之间也有接口需要互联和通信。由此可见，功能模块之间的互联和通信，需要通过多级的布线级联起来才能实现，而多级的级联将占用中间节点的布线资源和CLB资源。这样通过的CLB和布线较多时，距离较远，将造成延时较大。对于40nm器件一级跳转可能需要0.7ns-1ns，如果距离较远，那么布线延迟达到10ns以上，逻辑很难运行到频率100MHz以上。另一方面，资源利用率低，造成整体性能较低。同时，FPGA的布线资源是宝贵而有限的，如果出现局部布线资源不够，则将导致整个设计布线不成功或者需要绕到较远的地方借用布线资源。因此，本领域技术人员需要提供一种FPGA，能够解决目前FPGA中延迟大、性能差的问题。申请内容为了解决上述技术问题，本申请实施例提供了一种FPGA及通信方法，能够解决现有的FPGA延迟较大、整体性能较差的问题。本申请实施例公开了如下技术方案：第一方面，提供一种现场可编程门阵列FPGA，该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核；所述ASIC化的硬核包括：高速交换互联单元和至少一个站点；各个所述站点与所述高速交换互联单元连接；所述站点，用于FPGA内各个功能模块与所述ASIC化的硬核的数据传递；所述高速交换互联单元，用于实现各个所述站点之间的数据传递。在第一方面的第一种可能的实现方式中，所述站点的数目和功能模块的数目相等，一个所述站点与连接一个所述功能模块；或，每个所述站点对应多个所述功能模块，每个所述站点与对应的多个功能模块连接。结合第一方面及上述任一种可能的实现方式中，在第二种可能的实现方式中，当所述站点的数目与功能模块的数目相等时，每个所述站点配置为与对应的功能模块保持一致的时钟频率、数据位宽和时序；所述高速交换互联单元不可编程。结合第一方面及上述任一种可能的实现方式中，在第三种可能的实现方式中，所述ASIC化的硬核的片内互联总线协议包括以下中的至少一种：AVALON、Wishbone、CoreConnect、AMBA。结合第一方面及上述任一种可能的实现方式中，在第四种可能的实现方式中，所述ASIC化的硬核以纵横式交换矩阵均匀分布在FPGA中。结合第一方面及上述任一种可能的实现方式中，在第五种可能的实现方式中，所述ASIC化的硬核采用一个AXI总线协议互联的硬核；所述AXI总线协议属于所述AMBA中的一种；每个逻辑组中包括至少一个发起方站点和至少一个被动接收方站点。结合第一方面及上述任一种可能的实现方式中，在第六种可能的实现方式中，所述ASIC化的硬核采用两个或两个以上AXI总线协议互联的硬核；各个所述AXI总线协议互联的硬核之间通过AXI桥进行通信；每个逻辑组中包括至少一个发起方站点和至少一个被动接收方站点。结合第一方面及上述任一种可能的实现方式中，在第七种可能的实现方式中，各个所述AXI总线协议互联的硬核包括相同数目的发起方站点和相同数目的被动接收方站点，具有相同的位宽和频率。结合第一方面及上述任一种可能的实现方式中，在第八种可能的实现方式中，各个所述AXI总线协议互联的硬核包括不同数目的发起方站点和不同数目的被动接收方站点，以及具有不同的位宽和不同的频率。结合第一方面及上述任一种可能的实现方式中，在第九种可能的实现方式中，部分所述AXI总线协议互联的硬核包括相同数目的发起方站点和相同数目的被动接收方站点，具有相同的位宽和频率；其余的所述AXI总线协议互联的硬核包括不同数目的发起方站点和不同数目的被动接收方站点，以及具有不同的位宽和不同的频率。结合第一方面及上述任一种可能的实现方式中，在第十种可能的实现方式中，所述高速交换互联单元以环路总线均匀分布在FPGA中。第二方面，提供一种基于FPGA的数据通信方法，该FPGA中内嵌至少一本文档来自技高网...

【技术保护点】
PCT国内申请，权利要求书已公开。

【技术特征摘要】
【国外来华专利技术】1.一种现场可编程门阵列FPGA，其特征在于，该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核；所述ASIC化的硬核包括：高速交换互联单元和至少一个站点；各个所述站点与所述高速交换互联单元连接；所述站点，用于FPGA内各个功能模块与所述ASIC化的硬核的数据传递；所述高速交换互联单元，用于实现各个所述站点之间的数据传递。2.根据权利要求1所述的FPGA，其特征在于，所述站点的数目和功能模块的数目相等，一个所述站点连接一个所述功能模块；或，每个所述站点对应多个所述功能模块，每个所述站点与对应的多个功能模块连接。3.根据权利要求2所述的FPGA，其特征在于，当所述站点的数目与功能模块的数目相等时，每个所述站点配置为与对应的功能模块保持一致的时钟频率、数据位宽和时序；所述高速交换互联单元不可编程。4.根据权利要求3所述的FPGA，其特征在于，所述ASIC化的硬核的片内互联总线协议包括以下中的至少一种：AVALON、Wishbone、CoreConnect、AMBA。5.根据权利要求4所述的FPGA，其特征在于，所述ASIC化的硬核以纵横式交换矩阵均匀分布在FPGA中。6.根据权利要求5所述的FPGA，其特征在于，所述ASIC化的硬核采用一个AXI总线协议互联的硬核；所述AXI总线协议属于所述AMBA中的一种；每个逻辑组中包括至少一个发起方站点和至少一个被动接收方站点。7.根据权利要求5所述的FPGA，其特征在于，所述ASIC化的硬核采用两个或两个以上AXI总线协议互联的硬核；各个所述AXI总线协议互联的硬核之间通过AXI桥进行通信；每个逻辑组中包括至少一个发起方站点和至少一个被动接收方站点。8.根据权利要求7所述的FPGA，其特征在于，各个所述AXI总线协议互联的硬核包括的发起方站点和被动接收方站点的数目相同，所述发起方站点和所述被动接收方站点具有相同的位宽和频率。9.根据权利要求7所述的FPGA，其特征在于，各个所述AXI总线协议互联的硬核包括的发起方站点和被动接收方站点的数目不同，以及所述发起方站点和所述被动接收方站点具有不同的位宽和不同的频率。1...

【专利技术属性】
技术研发人员：杨伟国，涂君，王佐，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44