预测及避免亚稳态的存储器仲裁电路系统及其方法技术方案

本发明专利技术提供了一种具有危害预测和预防电路系统的集成电路。危害预测电路系统可预测在两个周期信号之间的未来危害状况，并且危害预防电路系统可选择性地延迟两个周期信号中的至少一个，以避免预测的危害状况。使用仲裁电路，单端口存储器单元可提供多端口存储器功能，其中仲裁电路包括危害预测和预防电路系统并且从至少两个请求生成器中接收存储器访问请求。仲裁电路可以以同步模式操作，并且基于预定的逻辑表执行端口选择。仲裁电路也可以以异步模式操作，并且仲裁电路一接收到存储器访问请求就将其执行。用危害预测和预防电路系统可避免通过从至少两个请求生成器中同时接收存储器访问请求而导致的亚稳态。

【技术实现步骤摘要】
存储器仲裁电路系统中的亚稳态预测及避免相关申请的交叉参考本申请要求在2013年8月13日提交的美国专利申请N0.13/966，130的优先权，其在此整体通过引用的方式并入本申请。
技术介绍
诸如可编程集成电路的集成电路可以静态随机存取存储器(SRAM)单元的形式包含易失性存储器元件。诸如SRAM单元的易失性存储器元件通常基于交叉耦合的反相器(即，锁存器)。存储器元件经常成阵列布置。在典型的阵列中，数据线用来将数据写入存储器元件并且从中读取数据。地址线可用来选择访问哪些存储器元件。 某些应用程序要求存储器元件具有双端口能力(即，存储器元件包括两个端口，其中的每一个均用来执行读/写操作)。为支持双端口操作，存储器元件通常以八晶体管配置形成。双端口存储器元件包括两个交叉耦合的反相器。将第一对访问晶体管耦合到交叉耦合的反相器，以用作第一读/写端口，而将第二对访问晶体管耦合到交叉耦合的反相器，以用作第二读/写端口。然而，以这种方式布置的传统八晶体管(8T)双端口存储器单元占用了多于传统六晶体管^T)单端口存储器单元两倍的面积。 在努力将双端口存储器电路系统的面积减少的过程中，已经开发出允许使用6T存储器元件来提供同步双端口功能的技术(即，两个端口都使用单个时钟控制)。例如，双倍时钟技术包含在高时钟相位(以实现与第一端口关联的请求)期间和在低时钟相位(以实现与第二端口关联的请求)期间访问存储器元件。然而，双倍时钟存储器访问限制了存储器性能，并且不可用来支持异步双端口操作(即，包含使用具有不同的时钟频率和/或相位的两个分离时钟信号以控制两个端口的操作)。 【
技术实现思路
】 根据本专利技术的某些方面，电路系统可包括第一输入端、第二输入端、危害预测电路系统和危害预防电路系统，其中第一输入端接收具有第一周期的第一周期信号，第二输入端接收具有第二周期的第二周期信号。危害预测电路系统可预测在第一周期信号和第二周期信号之间的未来危害状况。例如，危害预测电路系统可在第一时刻预测到未来危害状况，并且未来危害状况经预测在第一时刻之后的第二时刻发生。在第二时刻之前的相应周期信号的至少一个时钟循环期间，危害预防电路系统可按照第一预定持续时间选择性地延迟第一周期信号和第二周期信号中的至少一个。 本文中描述的实施例可以以多种方式来实施，诸如过程、装置、系统、器件，或在处理机上执行的方法。下文描述了若干本专利技术的专利技术实施例。 在某些实施例中，危害预测电路系统可进一步包括延迟脉冲生成电路，其生成具有预定脉冲持续时间的危害预测脉冲。危害检测脉冲的上升沿可相对第一周期信号的有效沿按照预定的延迟间隔被延迟。如果期望，则上述危害预测电路系统可进一步包括边沿检测电路，该电路确定第二周期信号的有效沿是否发生在危害检测脉冲的脉冲持续时间内。 从附图和下列实施例的详细描述中，本专利技术的进一步特征、其本质和各种优点将更显而易见。 【附图说明】 图1A为根据本专利技术的实施例的集成电路的原理图。 图1B为根据本专利技术的实施例的带有仲裁电路的说明性多端口存储器电路系统的图示。 图2为根据本专利技术的实施例的说明性单端口存储器电路系统的图示，其模拟了带有仲裁电路的多端口存储器电路系统。 图3为根据本专利技术的实施例示出来自两个端口的异步存储器访问请求如何可在仲裁电路中导致亚稳态的波形图。 图4为根据本专利技术的实施例的有助于解释用于同时预测两个异步时钟的上升时钟沿的方法的波形图。 图5为根据本专利技术的实施例的预测两个时钟信号之间冲突的说明性电路系统的图示，其中该冲突在仲裁电路中可能导致亚稳态。 图6为根据本专利技术的实施例的说明在图5中所示的电路的两个时钟信号之间的冲突预测的波形图。 图7为根据本专利技术的实施例的模拟具有仲裁电路的双端口存储器电路系统的说明性单端口存储器电路系统的图示，其中仲裁电路基于图5的冲突预测，延迟来自一个端口的存储器访问。 图8为根据本专利技术的实施例的有助于说明在图7中示出的电路系统行为的波形图。 图9为根据本专利技术的实施例的使用可配置的延迟电路系统进行两个时钟信号之间的冲突预测的说明性电路系统的图示。 图10为根据本专利技术的实施例的可基于在两个周期信号之间的相对时序执行以避免危害状况的说明性步骤的流程图。 图11为根据本专利技术的实施例的可经执行来预测在两个时钟信号之间的冲突的说明性步骤的流程图，该冲突在仲裁电路中可能导致亚稳态。 【具体实施方式】 本文中提供的实施例涉及集成电路，并且更具体地涉及集成电路中的存储器电路系统。本专利技术的存储器电路系统可用于任何合适的集成电路。例如，仅举几例，存储器电路系统可用于专用集成电路(ASIC)、专用标准产品(ASSP)、微处理器或可编程的集成电路。 本领域的技术人员应该认识到，本示例性实施例可在没有这些具体细节中的一些或全部的情况下实行。在其他的实例中，未详细描述众所周知的操作，以便避免不必要地模糊本实施例。 在图1A中示出了根据本专利技术的集成电路101的说明性实施例。 集成电路101可具有多个组件。这些组件可包括处理电路系统102、存储电路系统110和输入/输出电路系统104。处理电路系统102可包括嵌入式微处理器、数字信号处理器(DSP)、微控制器或其他处理电路系统。输入/输出电路系统104可包括并联输入/输出电路系统、差动输入/输出电路系统、串行数据收发器电路系统，或适合传送和接收数据的其他输入/输出电路系统。诸如导线和总线的内部互连资源103可用来将数据从一个组件发送到另一个组件，或者用来将数据从一个组件广播到一个或多个其他组件。外部互连资源105，诸如导线和总线、光学互连基础结构，或具有可选中间开关的有线网络和无线网络，可用来与其他器件通信。 存储电路系统110可具有随机存取存储器(RAM)、只读存储器(ROM)或其他可访问存储器元件。存储电路系统110可以为单端口存储器、双端口存储器、四端口存储器或具有任何其他任意数目的端口。可替代地，存储电路系统110被实施为具有控制电路系统的单端口存储器，其模拟双端口、四端口，或其他多端口的行为。经通过互连资源103向存储电路系统110发送读或写请求，处理电路系统102可访问存储电路系统110。可替代地，外部组件可经由外部互连资源105、输入/输出电路系统104和互连资源103访问存储电路系统110。响应接收读取请求，存储电路系统110可检索请求的数据，并且通过互连资源103将检索的数据发送给请求者。在写入请求的情况下，存储电路系统110可存储接收的数据。 图1B为存储电路110的图不，其包括具有仲裁电路的存储器电路系统，仲裁电路经配置仅使用单端口存储器元件提供同步和异步多端口存储器操作。存储电路111可包含至少一个存储器阵列114。如图1B所示，存储器阵列114可包括成行和列布置的存储器元件(有时被称为存储器单元)100。存储器单元100可为单端口存储器单元。作为实例，存储器单元100可为具有六个晶体管的单端口差动存储器单元(例如，具有一对访问晶体管的存储器单元，其中访问晶体管用作用于该存储器单元的单端口)。使用单端口存储器单元提供双端口存储器功能可帮助提高芯片成品率、提供减小的最小所需电源电压(例如，减小的功耗)，并且节省电本文档来自技高网...

【技术保护点】
一种电路系统，其包括：第一输入端，其接收具有第一周期的第一周期信号；第二输入端，其接收具有第二周期的第二周期信号；危害预测电路系统，其预测在所述第一周期信号和第二周期信号之间的未来危害状况，其中所述危害预测电路系统在第一时刻预测所述未来危害状况，并且所述未来危害状况经预测在所述第一时刻之后的第二时刻发生；以及危害预防电路系统，其在所述第二时刻之前的相应周期信号的至少一个时钟循环期间，选择性地将所述第一周期信号和第二周期信号中的至少一个延迟第一预定持续时间。

【技术特征摘要】
2013.08.13 US 13/966,1301.一种电路系统,其包括: 第一输入端，其接收具有第一周期的第一周期信号； 第二输入端，其接收具有第二周期的第二周期信号； 危害预测电路系统，其预测在所述第一周期信号和第二周期信号之间的未来危害状况，其中所述危害预测电路系统在第一时刻预测所述未来危害状况，并且所述未来危害状况经预测在所述第一时刻之后的第二时刻发生；以及 危害预防电路系统，其在所述第二时刻之前的相应周期信号的至少一个时钟循环期间，选择性地将所述第一周期信号和第二周期信号中的至少一个延迟第一预定持续时间。2.根据权利要求1所述的电路系统，其中所述危害预测电路系统进一步包括: 延迟脉冲生成电路，其生成具有预定脉冲持续时间的危害预测脉冲，所述危害检测脉冲的上升沿相对于所述第一周期信号的有效沿被延迟预定的延迟间隔；以及 边沿检测电路，其确定所述第二周期信号的有效沿是否发生在所述危害检测脉冲的脉冲持续时间内。3.根据权利要求1所述的电路系统，其中所述危害预测电路系统包括可调整的延迟元件。4.根据权利要求3所述的电路系统，其中所述可调整的延迟元件包括: 多个固定延迟元件，其中所述多个固定延迟元件每个均产生各自的输出信号，其中所述多个固定延迟元件被串联耦合以形成延迟路径；以及 多路复用器，其从所述多个固定延迟元件中接收输出信号中的每个，并且产生从所接收的输出信号中选择的多路复用器输出信号。5.根据权利要求1所述的电路系统，其中所述危害预测电路系统进一步包括: 基于所述第二周期信号触发的第一寄存器，其中所述第一寄存器接收并且存储预测所述未来危害状况的危害预测信号； 基于所述第二周期信号的反转触发的第二寄存器，其中所述第二寄存器接收并且存储来自所述第一寄存器的所述危害预测信号；以及 在所述第二输入端和所述第一寄存器和第二寄存器之间耦合的第三延迟元件，其中所述第三延迟元件接收所述第二周期信号，并且以第三延迟来延迟所述第二周期信号，其中基于所述延迟的第二周期信号触发所述第一寄存器，并且其中基于所述延迟的第二周期信号的反转触发所述第二寄存器。6.一种实现存储器访问请求的电路系统，所述电路系统包括: 第一端口，在所述第一端口处使用第一时钟信号接收第一存储器访问请求； 第二端口，在所述第二端口处使用第二时钟信号接收第二存储器访问请求；以及耦合到所述第一端口和第二端口的危害预防电路系统，其中所述危害预防电路系统将所述第二存储器访问请求延迟，并且确定要选择所述第一存储器访问请求、所述第二存储器访问请求和所述延迟的第二存储器访问请求中的哪一个用于实现。7.根据权利要求6所述的电路系统，其中所述危害预防电路系统包括耦合到所述第二端口的多个延迟元件，并且选择所述多个延迟元件中的一个以延迟所述第二存储器访问请求。8.根据权利要求6所述的电路系统，其进一步包括: 危害预测电路系统，其接收所述第一时钟信号和所述第二时钟信号，并且通过所述第一时钟信号和第二时钟信号产生预测同时触发事件的控制信号。9.根据权利要求8所述的电路系统，其中所述危害预防电路系统进一步包括: 多路复用器，其接收所述第二存储器访问请求和所述延迟的第二存储器访问请求，并且基于来自所述危害预测电路系统的控制信号从所接收的请求中进行选择，其中基于由所述危害预测电路系...

【专利技术属性】
技术研发人员：D·刘易斯，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US