存储器仲裁电路制造技术

本发明专利技术提供一种具有存储器单元的集成电路。该存储器单元可以是用于提供多端口存储器功能的单端口存储器单元。该集成电路可以包括仲裁电路，该仲裁电路可操作用于从至少第一请求产生器和第二请求产生器接收存储器存取请求。该仲裁电路可以配置为在同步模式和异步模式下操作。在同步模式下操作的仲裁电路可以基于预定的逻辑表进行端口选择。在异步模式下操作的仲裁电路可以在存储器请求被仲裁电路接收到时立即执行存储器请求。在当前存储器存取被进行时接收的请求可以被挂起直至当前存储器存取完成为止。

【技术实现步骤摘要】
存储器仲裁电路本申请要求2011年9月16日提交的美国专利申请US 13/234，925的优先权，其全部内容通过引用合并于此。
技术介绍
诸如可编程集成电路这样的集成电路可以包含静态随机存取存储器(SRAM)单元形式的易失性存储器单元。诸如SRAM单元这样的易失性存储器单元通常是基于交叉耦合的反相器(即，锁存器)。存储器单元通常按照阵列排列。在通常的阵列中，数据线用于写入数据到存储器单元中和从存储器单元读出数据。地址线可以用于选择哪个存储器单元被存取。特定应用要求存储器单元具有双端口能力(即，包括两个端口的存储器单元，每一个端口用于进行读/写操作)。为了支持双端口操作，通常按照八晶体管构造形成存储器单元。双端口存储器单元包括两个交叉耦合的反相器。第一对存取晶体管耦合到交叉耦合 的反相器以用作第一读/写端口，并且第二对存取晶体管耦合到交叉耦合的反相器以用作第二读/写端口。然而，按此方式排列的现有的八晶体管(8T)双端口存储器单元占据超过现有的六晶体管(6T)单端口存储器单元的双倍面积。在减少双端口存储器电路到的面积的努力中，开发了允许使用6T存储器单元来提供同步的双端口功能(即，使用单个时钟控制两个端口两者)的技术。例如，双时钟技术涉及在高时钟相位期间(以执行与第一端口相关联的请求)和在低时钟相位期间(以执行与第二端口相关联的请求)存取存储器单元。然而，双时钟存储器存取限制存储器性能并且不能够用于支持异步双端口操作(即，涉及使用具有不同时钟频率和/或相位的两个单独的时钟信号来控制两个端口的操作)。
技术实现思路
提供具有存储器单元的集成电路。该存储器单元可以包括阵列排列的单端口存储器单元。该存储器单元可以配置为与提供多端口存储器功能的外围存储器控制电路接口。例如，存储器电路可以包括控制电路，其指引行寻址电路和列驱动器/感测电路来进行在存储器阵列中的特定位置读和写存取。该存储器电路还可以包括数据寄存器和逻辑电路，该数据寄存器和逻辑电路配置为分别经过第一和第二端口从至少第一处理电路和第二处理电路产生存储器存取请求。该存储器电路可以包括可操作用于接收与第一端口相关联的存储器请求的第一请求产生器和可操作用于接收与第二端口相关联的存储器请求的第二请求产生器。第一请求产生器和第二请求产生器中的每一个可以包括存储电路，当存在未决请求时该存储电路锁存高电平并且当不存在未决请求时锁存低电平。该存储器电路还可以包括耦合在第一请求产生器和第二请求产生器以及控制电路之间的仲裁电路。该仲裁电路可以配置为从第一请求产生器和第二请求产生器接收存储器存取请求并且处理执行与第一端口和第二端口相关联的存储器存取请求的顺序。在本专利技术的一个适当实施方式中，该仲裁电路可以可在同步模式下操作(S卩，使用单个时钟控制来自第一端口和第二端口的请求的模式)。如果在给定的时钟周期期间仅仅在两个端口中的第一个端口接收到一个存储器请求，则与第一端口相关联的该一个存储器请求可以被执行。如果分别在第一端口和第二端口同时接收到不同类型的存储器请求(即，如果一个端口接收到读而另一个端口接收到写)，则仲裁电路可以配置为提供读优先级(即，仲裁电路可以首先执行读操作)或者写优先级(即，仲裁电路可以首先执行写操作)。如果分别在第一端口和第二端口同时接收到相同类型的存储器请求(即，如果两个端口均接收到读或者两个端口均接收到写)，则仲裁电路可以配置为提供第一端口优先级(即，该仲裁电路可以首先执行与第一端口相关联的操作)或者第二端口优先级(即，该仲裁电路可以首先执行与第二端口相关联的操作)。在本专利技术的另一个适当实施方式中，仲裁电路可以可在异步模式下操作(S卩，使用具有不同频率和/或相位的第一时钟信号和第二时钟信号控制来自第一端口和第二端口的请求的模式)。在异步模式下，仲裁电路将在接收到时立即执行存储器存取请求。例如，如果仲裁电路在第一端口检测到给定的存储器请求，则该仲裁电路将指引控制电路执行给定的存储器请求。如果在给定的存储器执行完成之前在第二端口接收到第二存储器请求， 则第二存储器请求将被挂起直至给定的存储器请求执行完成为止。当检测到给定的存储器请求已经执行完成时，该仲裁电路将指引控制电路执行第二存储器请求。从所附的附图和以下详细描述中，本专利技术的其它特征、实质和各种优点将变得更明显。附图说明图1是具有根据本专利技术的一个实施方式的具有仲裁电路的多端口存储器电路的图。图2是根据本专利技术的一个实施方式的耦合到相关联的列复用电路的存储器单元电路的图。图3是根据本专利技术的一个实施方式的示例性的请求产生器的电路图。图4是根据本专利技术的一个实施方式的用于确定在同步双端口存储器操作期间哪个端口被选择的表。图5是根据本专利技术的一个实施方式的可操作用于支持同步双端口存储器操作的不例性的仲裁电路的电路图。图6是根据本专利技术的一个实施方式的用于同步双端口模式中的处理未决存储器存取请求的示例性步骤的流程图。图7是根据本专利技术的一个实施方式的可操作用于支持异步双端口存储器操作的不例性的仲裁电路的电路图。图8是根据本专利技术的一个实施方式的用于异步双端口模式中的处理未决存储器存取请求的示例性步骤的流程图。图9是例示根据本专利技术的一个实施方式的在异步双端口模式期间不同的存储器存取序列的时序图。具体实施方式本专利技术的实施方式涉及静态随机存取存储器电路。本专利技术的存储器电路可以用于任何适合的集成电路。例如，该存储器电路可以用于集成电路存储器装置或者专用集成电路(ASIC)。图1是包括配置成支持同步和异步多端口存储器操作的具有仲裁电路的存储器电路的集成电路10的图。存储器电路可以包含至少一个存储器阵列22。如图1所示，存储器阵列22可以包括按照行和列排列的存储器单元(有时称为存储器单元)100。存储器单元100可以包括单端口存储器单元。例如，存储器单元100可以是具有六个晶体管的单端口差分存储器单元(例如，具有用作存储器单元的单个端口的一对存取晶体管的存储器单元)。使用单端口存储器单元来提供双端口存储器功能可以帮助增加晶片产量，提供降低的最小要求电源电压(即，降低的功耗)并且节省集成电路体积。存储器单元100的每一个行可以经过相关联的字线80而被耦合到字线(WL)驱动器电路32。例如，存储器单元100的第一行可以经过第一字线80而被耦合到WL驱动器电路32，存储器单元100的第二行可以经过第二字线80而被耦合到WL驱动器电路32，等等。WL驱动器电路32可以用于在被选择的一个字线80上使字线信号有效来选择存储器单元·100的行。字线信号和字线80有时分别被称为地址信号和地址线。存储器单元100的每一个列可以经过相关联的位线(BL) 82耦合到诸如写位线复用电路34和读位线复用电路这样的复用(MUX)电路。位线82有时可以被称为数据线。例如，存储器单元100的第一列可以经过第一对位线而被耦合到电路34和36，存储器单元100的第二列可以经过第二对位线而被耦合到电路34和36，等等。位线82可以被提供适当电压以从所选择的存储器单元100读取数据和写入数据到存储器单元100中。此处描述的术语行和列仅仅是示例性的，并且可以互换地使用或者可以用于指代存储器单元的任何组/集合。写BL复用电路34可以配置为以选择位线82的子集以被写驱动器电路38驱本文档来自技高网...

【技术保护点】
一种具有第一端口和第二端口的双端口存储器，所述双端口存储器包括：单端口存储器单元的阵列；控制电路，所述控制电路耦合到所述阵列并且可操作用于从所述阵列读数据以及写数据到所述阵列中；第一请求产生器，所述第一请求产生器可操作用于从所述第一端口接收第一存储器存取请求；第二请求产生器，所述第二请求产生器可操作用于从所述第二端口接收第二存储器存取请求；以及仲裁电路，所述仲裁电路耦合到所述控制电路以及所述第一请求产生器和所述第二请求产生器，其中，所述仲裁电路可在同步模式下操作，在所述同步模式中使用具有相同频率的至少两个时钟信号控制所述第一请求产生器和所述第二请求产生器，以及可操作用于指引所述控制电路在所述至少两个时钟信号的每一个时钟周期中执行第一存储器存取请求和第二存储器存取请求中的单个。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R·RH·胡，俞海明，HY·H·周，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：