本发明专利技术适用于芯片设计领域，尤其涉及一种迟滞型数据流控制电路。在本发明专利技术实施例中，通过设置迟滞型异常预报警模块，以及在请求仲裁和缓冲装置里设置优先通路开关，当实时设备的本地缓冲里的数据请求命令高于预设的阈值时，迟滞型异常预报警模块发出缓冲预报警，优先通路开关将实时设备的数据请求命令绕过命令缓冲，直接送入内存控制器执行，从而避免由于实时设备发生数据溢出而导致的数据丢失以及造成用户体验度下降的问题，并且大幅度提高了实时设备的数据请求命令的执行效率，可以大幅度减小了实时设备的本地缓冲大小。
【技术实现步骤摘要】
本专利技术属于芯片设计领域，尤其涉及一种迟滞型数据流控制电路。
技术介绍
在芯片设计中，特别是复杂系统中，往往有多个设备同时发出数据申请，仲裁控制器根据优先级别，依次采集请求命令，并将命令分解成多个原子单元，传递给数据服务单元。数据服务单元对每个原子单元的服务不可被打断。通常实时设备DMA(直接内存存取，Direct Memory Access)优先级高，非实时普通设备DMA优先级较低，然而优先级高的设备也仅仅在仲裁的时刻才能体现优先级优势，而进入原子命令服务序列时，也只能逐步等待。 实时设备控制器为防止数据请求突发不能被响应的情况，需要在本地设置一定的缓冲器，通过连续不断的DMA请求，来平滑突发拥塞情况。随着总带宽和每次数据响应的效率下降，实时设备的缓冲器要逐渐加大，当DMA总带宽下降到一定程度时，无论实时设备的缓冲器有多大，都会发生溢出情况。而实时设备一旦发生数据溢出，系统必须手动将其重新恢复，或者设备控制器自己设定自我恢复。但每次自动恢复都不可避免的发生相当一部分数据丢弃处理。如果实时设备是用户体验紧密型的，必然会造成用户体验度下降，甚至造成用户误认为系统发生不可恢复的错误。
技术实现思路
本专利技术的目的在于提供一种迟滞型数据流控制电路，旨在解决现在的实时设备一旦发生数据溢出时，会出现数据丢失以及造成用户体验度下降的问题。本专利技术是这样实现的，一种迟滞型数据流控制电路，所述迟滞型数据流控制电路包括数据请求外设，包括实时设备和非实时设备；请求仲裁和缓冲装置，包括命令缓冲，用于负责收集所述数据请求外设发出的数据请求命令，当有多个数据请求外设同时发出数据请求命令时，根据所述数据请求外设的优先级排序，按照约定逐个采集数据请求命令，并将数据请求命令分解成若干个原子命令送入所述命令缓冲；内存控制器，用于执行所述命令缓冲里的原子命令；数据响应装置；所述迟滞型数据流控制电路还包括迟滞型异常预报警模块，用于当所述实时设备的本地缓冲里的数据请求命令条件高于预设的第一阈值时，发出缓冲预报警，或当所述实时设备的本地缓冲里的数据请求命令条件低于预设的第二阈值时，取消缓冲预报警，所述第一阈值和第二阈值之间有间距；所述请求仲裁和缓冲装置还包括优先通路开关，用于当所述迟滞型异常预报警模块发出缓冲预报警时，暂停所述命令缓冲里的数据请求命令进入内存控制器，将所述实时设备的数据请求命令绕过所述命令缓冲，直接送入内存控制器执行。在本专利技术中，通过设置迟滞型异常预报警模块，以及在请求仲裁和缓冲装置里设置优先通路开关，当实时设备的本地缓冲里的数据请求命令高于预设的阈值时，迟滞型异常预报警模块发出缓冲预报警，优先通路开关将实时设备的数据请求命令绕过命令缓冲，直接送入内存控制器执行，从而避免由于实时设备发生数据溢出而导致的数据丢失以及造成用户体验度下降的问题，并且大幅度提高了实时设备的数据请求命令的执行效率，可以大幅度减小了实时设备的本地缓冲大小。 附图说明图I是本专利技术实施例提供的迟滞型数据流控制电路的结构具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。图I示出了本专利技术实施例提供的迟滞型数据流控制电路的结构，为了便于说明，仅示出了与本专利技术实施例相关的部分，详述如下。迟滞型数据流控制电路包括数据请求外设，包括实时设备10和非实时设备20 ；请求仲裁和缓冲装置30，包括命令缓冲31，用于负责收集数据请求外设发出的数据请求命令，当有多个数据请求外设同时发出数据请求命令时，根据数据请求外设的优先级排序，按照约定逐个采集数据请求命令，并将数据请求命令分解成若干个原子命令送入命令缓冲31，通常实时设备10优先级高，非实时普通设备20优先级较低；内存控制器40，用于执行命令缓冲31里的原子命令；数据响应装置50 ；迟滞型数据流控制电路还包括迟滞型异常预报警模块60，用于当实时设备10的本地缓冲里的数据请求命令条件高于预设的第一阈值时，发出缓冲预报警，或当实时设备10的本地缓冲里的数据请求命令条件低于预设的第二阈值时，取消缓冲预报警，第一阈值和第二阈值之间有间距；；请求仲裁和缓冲装置30还包括优先通路开关32，用于当迟滞型异常预报警模块60发出缓冲预报警时，暂停命令缓冲31里的数据请求命令进入内存控制器40，将实时设备10的数据请求命令绕过命令缓冲31，直接送入内存控制器40执行。作为本专利技术一实施例，数据响应装置50包括DDR、DDR2、DDR3或sdram。作为本专利技术一实施例，实时设备10为IXD显不器。IXD显示器一旦开启预警条件后，IXD显示器得到响应时间是确定的很短的一个时间，当LCD显示器的预警报条件取消时，这种临时开关自动取消，执行命令缓冲的请求恢复正常工作。执行命令的效率特性决定了同设备同类型的命令执行效率最高，因此优先抢断不能频繁触发，频繁触发抢断，会破坏执行缓冲命令的连续性，从系统总体角度来看，还造成系统总体效率下降。在本专利技术中，通过设置迟滞型异常预报警模块，以及在请求仲裁和缓冲装置里设置优先通路开关，当实时设备的本地缓冲里的数据请求命令高于预设的阈值时，迟滞型异常预报警模块发出缓冲预报警，优先通路开关将实时设备的数据请求命令绕过命令缓冲，直接送入内存控制器执行，从而避免由于实时设备发生数据溢出而导致的数据丢失以及造成用户体验度下降的问题，并且大幅度提高了实时设备的数据请求命令的执行效率，可以 大幅度减小了实时设备的本地缓冲大小。以上所述仅为本专利技术的较佳实施例而已，并不用以限制本专利技术，凡在本专利技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本专利技术的保护范围之内。权利要求1.一种迟滞型数据流控制电路，其特征在于，所述迟滞型数据流控制电路包括 数据请求外设，包括实时设备和非实时设备； 请求仲裁和缓冲装置，包括命令缓冲，用于负责收集所述数据请求外设发出的数据请求命令，当有多个数据请求外设同时发出数据请求命令时，根据所述数据请求外设的优先级排序，按照约定逐个采集数据请求命令，并将数据请求命令分解成若干个原子命令送入所述命令缓冲； 内存控制器，用于执行所述命令缓冲里的原子命令； 数据响应装置； 所述迟滞型数据流控制电路还包括 迟滞型异常预报警模块，用于当所述实时设备的本地缓冲里的数据请求命令条件高于预设的第一阈值时，发出缓冲预报警，或当所述实时设备的本地缓冲里的数据请求命令条件低于预设的第二阈值时，取消缓冲预报警，所述第一阈值和第二阈值之间有间距； 所述请求仲裁和缓冲装置还包括 优先通路开关，用于当所述迟滞型异常预报警模块发出缓冲预报警时，暂停所述命令缓冲里的数据请求命令进入内存控制器，将所述实时设备的数据请求命令绕过所述命令缓冲，直接送入内存控制器执行。2.如权利要求I所述的迟滞型数据流控制电路，其特征在于，所述数据响应装置包括DDR、DDR2、DDR3 或 sdram。3.如权利要求I所述的迟滞型数据流控制电路，其特征在于，所述实时设备为LCD显示器。全文摘要本专利技术适用于芯片设计领域，尤其涉及一种迟滞型数据流控制电路。在本专利技术实施例中，通过设置迟滞型异常预报警模块，以及在请求仲裁和本文档来自技高网...
【技术保护点】
一种迟滞型数据流控制电路，其特征在于，所述迟滞型数据流控制电路包括：数据请求外设，包括实时设备和非实时设备；请求仲裁和缓冲装置，包括命令缓冲，用于负责收集所述数据请求外设发出的数据请求命令，当有多个数据请求外设同时发出数据请求命令时，根据所述数据请求外设的优先级排序，按照约定逐个采集数据请求命令，并将数据请求命令分解成若干个原子命令送入所述命令缓冲；内存控制器，用于执行所述命令缓冲里的原子命令；数据响应装置；所述迟滞型数据流控制电路还包括：迟滞型异常预报警模块，用于当所述实时设备的本地缓冲里的数据请求命令条件高于预设的第一阈值时，发出缓冲预报警，或当所述实时设备的本地缓冲里的数据请求命令条件低于预设的第二阈值时，取消缓冲预报警，所述第一阈值和第二阈值之间有间距；所述请求仲裁和缓冲装置还包括：优先通路开关，用于当所述迟滞型异常预报警模块发出缓冲预报警时，暂停所述命令缓冲里的数据请求命令进入内存控制器，将所述实时设备的数据请求命令绕过所述命令缓冲，直接送入内存控制器执行。
【技术特征摘要】
【专利技术属性】
技术研发人员：蔡宁宁，胡胜发，
申请(专利权)人：安凯广州微电子技术有限公司，
类型：发明
国别省市：
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