用于光电子芯片的沟基光学组件制造技术

本发明专利技术涉及用于光电子芯片的沟基光学组件，其包括波导芯的结构和制造包括波导芯的结构的方法。介电层包括具有第一侧壁和第二侧壁的沟槽，且波导芯位于该沟槽的该第一侧壁和第二侧壁之间的该沟槽内。该波导芯具有第一宽度，该沟槽具有位于该第一侧壁和该第二侧壁之间的大于该第一宽度的第二宽度。间的大于该第一宽度的第二宽度。间的大于该第一宽度的第二宽度。

【技术实现步骤摘要】
用于光电子芯片的沟基光学组件


[0001]本专利技术涉及光电子芯片，更具体而言，涉及包括波导芯(waveguide core)的结构以及制造包括波导芯的结构的方法。

技术介绍

[0002]光电子芯片用于许多应用和系统，包括但不限于数据通信系统和数据计算系统。光电子芯片将光学组件(例如波导芯和弯管)和电子组件(例如场效应晶体管)集成到统一的平台中。除其他因素外，通过将这两种类型的组件集成到统一平台中，可降低布局面积、成本和操作开销。
[0003]某些光电子芯片可以包括具有波导芯的光学组件，其水平布置在包含该电子组件的水平上方。这些波导芯可在形成电子组件后的工艺流程中形成。结果，用于形成这些波导芯的蚀刻工艺可能会由于遮罩(masking)不足而对该电子组件产生不利影响。
[0004]需要改进包括波导芯的结构以及制造包括波导芯的结构的方法。

技术实现思路

[0005]在本专利技术的一实施例中，一种结构包括介电层和波导芯，该介电层具有包括第一侧壁和第二侧壁的沟槽，该波导芯位于该沟槽的该第一侧壁和第二侧壁之间的该沟槽内。该波导芯具有第一宽度，该沟槽具有位于该第一侧壁和第二侧壁之间的大于该波导芯的该第一宽度的第二宽度。
[0006]在本专利技术的一实施例中，一种方法包括沉积介电层于衬底上方，图案化包括第一侧壁和第二侧壁的该介电层中的沟槽，以及形成位于该沟槽的该第一侧壁和第二侧壁之间的该沟槽内的波导芯。该波导芯具有第一宽度，该沟槽具有位于该第一侧壁和第二侧壁之间的大于该波导芯的该第一宽度的第二宽度。
附图说明
[0007]并入本说明书并构成本说明书一部分的附图用于说明本专利技术的各种实施例，并且与上面给出的本专利技术的一般描述和下面给出的实施例的详细描述一起，用于解释本专利技术的实施例。在附图中，相似附图标记用于指代各视图中的相似特征。
[0008]图1为根据本专利技术的实施例所示的处于处理方法的初始制造阶段的包括结构的光电子芯片的横截面图。
[0009]图2为处于该处理方法的该初始制造阶段的该光电子芯片的不同部分的横截面图。
[0010]图3和图4分别为处于图1和图2之后的制造阶段的横截面图。
[0011]图5和图6分别为处于图3和图4之后的制造阶段的横截面图。
[0012]图7和图8分别为处于图5和图6之后的制造阶段的横截面图。
[0013]图7A为俯视图，其中，图7大致沿7-7线拍摄。
[0014]图9和图10分别为处于图7和图8之后的制造阶段的横截面图。
[0015]图11和图12是根据替换实施例的结构的横截面图。
具体实施方式
[0016]参考图1和图2，根据本专利技术的实施例，场效应晶体管10可位于绝缘体上硅(SOI)晶片的区域中。SOI晶片可包括设备层12、埋置绝缘体层14、以及通过埋置绝缘体层14与设备层12分离的衬底16。埋置绝缘体层14可由介电材料(例如二氧化硅)组成，设备层12和衬底16可以由单晶半导体材料(例如单晶硅)组成。
[0017]波导芯18可位于SOI晶片的不同区域中。波导芯18可以通过以下方法形成：利用光刻和蚀刻工艺图案化设备层12的单晶半导体材料，其中，蚀刻掩膜形成在设备层12上方，并通过蚀刻工艺(例如反应离子蚀刻)蚀刻已遮罩的设备层12。波导芯18与埋置绝缘体层14直接接触。波导芯18在其相对侧壁之间的横向方向具有宽度w1。如图所示，波导芯18具有脊状结构。或者，波导芯18可以具有包括附加平板层(added slab layer)的肋结构。
[0018]波导芯18可嵌入介电层20中。介电层20沉积在波导芯18和埋置绝缘体层14上方，然后利用化学机械抛光进行平坦化以提供平坦顶面。介电层20可以由诸如二氧化硅之类的介电材料组成。介电层20还可用于在场效应晶体管10的设备层12中提供浅沟槽隔离。
[0019]介电层21、22、23可位于波导芯18和介电层20上方的异质多层堆叠中。介电层22可以具有与介电层21、23不同的组成。在一实施例中，介电层21、23可由例如二氧化硅组成，介电层22可以由例如氮化硅组成。介电层21的总厚度可以包括来自场效应晶体管10的栅极介电层的部分的贡献，该部分也沉积在包括波导芯18和附加沉积层的区域中。比介电层21或介电层22更厚的介电层23具有足以在随后的蚀刻工艺中保护场效应晶体管10的厚度。在一实施例中，介电层23的厚度可在约50纳米至约500纳米之间。
[0020]在一替换实施例中，介电层22可从异质多层堆叠中省略，并且介电层21、23可组成单个介电层，随后在其上形成波导芯，如下文所述。
[0021]场效应晶体管10是通过前段(front-end-of-line)CMOS工艺制造的，其可包括通过沉积层堆叠并使用光刻和蚀刻图案化该层堆叠而形成的栅极电极24和栅极介电质。栅极电极24可以由栅极导体组成，例如掺杂的多晶硅(即，多晶硅)，栅极介电质可以由例如二氧化硅的电绝缘体组成。场效应晶体管10可包括其他元件，例如源/漏区域26、源/漏区域26上的硅化物、晕区、轻掺杂漏极延伸部分、栅极电极24上的非导电侧壁间隔件、由区域上方和场效应晶体管10之上的氮化硅组成的应力衬垫28。应力衬垫28是不同于介电层22的不同层。
[0022]参考图3、图4，其中相同的附图标记用于表示图1、图2中的相似特征，在后续制造阶段，沟槽30可在包括波导芯18的区域中的介电层23中被图案化。为此，在SOI晶片的两个区域的介电层23上方通过光刻工艺形成蚀刻掩膜32。利用蚀刻工艺蚀刻(例如反应离子蚀刻)并移除介电层23的未遮罩部分，从而形成沟槽30。蚀刻工艺可选择在完全击穿介电层23之后停止在介电层22的材料上。沟槽30在其相对侧壁31之间具有厚度w2，该宽度w2在图案化期间被选择，并且该宽度大于波导芯18的宽度。
[0023]参考图5、图6，其中相同的附图标记用于表示图3、图4中的相似特征，在后续制造阶段，包括介电层33、34、35的异质层堆叠形成于SOI晶片的区域上方。介电层34可以由与介
电层33、35不同的介电材料组成。在一实施例中，介电层33、35可由例如二氧化硅组成，介电层34可由例如氮化硅组成。在替代实施例中，层34可由不同种类的材料组成，例如多晶硅(即多晶硅)，而不是介电材料。介电层34可比介电层33、35中的任一层显著更厚。
[0024]在SOI晶片的两个区域的介电层35上方通过光刻工艺形成蚀刻掩膜25。蚀刻掩膜25具有被选择为确定后续蚀刻的介电层34的尺寸的宽度，如下文所述。
[0025]参考图7、图7A、图8，其中，相同的附图标记表示图5、图6中的相似特征，在后续制造阶段，介电层35可借由蚀刻工艺图案化，同时借由该蚀刻掩膜25遮罩以形成具有蚀刻掩膜25的给定尺寸并位于介电层34上方的的硬掩膜。在剥离蚀刻掩膜25之后，使用蚀刻工艺对介电层34进行图案化以形成具有硬掩膜的尺寸的波导芯36。通过蚀刻工艺从包括波导芯18、36的SOI晶片的区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，包括：第一介电层，包括具有第一侧壁和第二侧壁的沟槽；以及第一波导芯，位于该沟槽的该第一侧壁和该第二侧壁之间的该沟槽内，其中，该第一波导芯具有第一宽度，且该沟槽具有位于该第一侧壁和该第二侧壁之间的大于该第一宽度的第二宽度。2.根据权利要求1所述的结构，其中，该沟槽的该第二宽度等于将由该第一波导芯引导的光波长的约1倍至约3倍。3.根据权利要求1所述的结构，其中，该第一波导芯对称地位于该沟槽的该第一侧壁与该第二侧壁之间。4.根据权利要求1所述的结构，还包括：第二介电层，位于该第一介电层下方；以及第二波导芯，位于该第二介电层中。5.根据权利要求4所述的结构，其中，该第二波导芯位于该第一波导芯的正下方。6.根据权利要求4所述的结构，其中，该第二波导芯从该第一波导芯横向偏移。7.根据权利要求4所述的结构，还包括：多层堆叠，设置在该第一波导芯和该第二波导芯之间，该多层堆叠包括由第一介电材料组成的第三介电层以及由第二介电材料组成的第四介电层，该第二介电材料具有与该第一介电材料不同的组成。8.根据权利要求4所述的结构，其中，该第一波导芯由氮化硅组成。9.根据权利要求8所述的结构，其中，该第二波导芯由单晶硅组成。10.根据权利要求1所述的结构，其中，该第一介电层具有约50纳米至约500纳米的厚度。11.根据权利要求1所述的结构，其中，该第一波导芯由氮化硅组成。12.根据权利要求1所述的结构，其中，该第一波导芯位于衬底的第一区域中，且还包括：场效应晶体管，位于该衬底的第二区域中，其中，该第一介电层中的该沟槽位于该衬...

【专利技术属性】
技术研发人员：C，
申请(专利权)人：格芯公司，
类型：发明
国别省市：