通孔结构及其方法技术

一种半导体器件包括：具有沟道区的衬底；位于沟道区上方的栅极堆叠件；覆盖栅极堆叠件的侧壁的密封间隔件，密封间隔件包括氮化硅；覆盖密封间隔件的侧壁的栅极间隔件，栅极间隔件包括氧化硅，栅极间隔件具有第一垂直部分和第一水平部分；以及覆盖栅极间隔件的侧壁的第一介电层，第一介电层包括氮化硅。本发明专利技术的实施例还涉及通孔结构及其方法。

Through-hole structure and its method

A semiconductor device includes: a substrate having a channel area; a gate stack located above the channel area; a sealing spacer covering the side wall of the gate stack, including silicon nitride; a gate spacer covering the side wall of the sealing spacer, including silicon oxide; a gate spacer having a first vertical and a first horizontal part; and a covering gate. The first dielectric layer on the side wall of the spacer includes silicon nitride. The embodiment of the present invention also relates to a through-hole structure and a method thereof.

【技术实现步骤摘要】
通孔结构及其方法
本专利技术的实施例涉及通孔结构及其方法。
技术介绍
半导体集成电路(IC)工业经历了指数增长。IC材料和设计方面的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)已经增加，而几何尺寸(即，可以使用制造工艺创建的最小部件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性，并且为了实现这些改进，需要IC处理和制造中的类似发展。随着集成电路的尺寸变小并且集成电路芯片上的密度增加，将集成电路布局为三维结构已经显示出显著地减小芯片上部件之间的通信路径长度，假设层之间的垂直距离远小于各层的芯片宽度。通孔广泛用于半导体制造中以在层之间提供垂直电连接。通孔的尺寸通常按比例缩小以匹配集成电路芯片上的其它组件和器件的按比例缩小。通孔的最小横截面积对于确保通孔对电流流动没有太多阻抗是重要的。使用通孔形成的传统方法，通孔的侧壁可以具有平滑的倾斜轮廓，使得通孔的横截面积在其底部最小。减小的横截面积将导致通过通孔的增加的电阻。此外，减小的横截面积可能导致通孔的底部临界尺寸缩小到不可接受的尺寸，这甚至可能导致开路。这些问题也会对生产产量造成灾难性影响。在其它互连结构中可以发现类似的问题，而不限于通孔，诸如在沟槽中形成的导电部件。因此，尽管通孔或沟槽形成的现有方法通常已经足以达到其预期目的，但它们不是在所有方面都已完全令人满意。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，所述第一介电层和所述第二介电层具有不同的材料组分；以及通孔，延伸穿过所述第二介电层和所述第一介电层，所述通孔具有由所述第二介电层围绕的上部和由所述第一介电层围绕的下部，所述通孔的下部的底面面积大于所述通孔的上部的最小横截面积。本专利技术的另一实施例提供了一种集成电路结构，包括：衬底；蚀刻停止层，位于所述衬底上方；低k介电层，位于所述蚀刻停止层上方；以及导电部件，延伸穿过所述低k介电层和所述蚀刻停止层，其中，所述导电部件具有位于所述低k介电层中的上部和位于所述蚀刻停止层中的下部，其中，所述下部具有位于所述蚀刻停止层的顶面下方的最大横截面积。本专利技术的又一实施例提供了一种制造集成电路的方法，包括：在衬底上方沉积缓冲层；在所述缓冲层上方沉积介电层；去除所述介电层的部分以形成开口；通过所述开口蚀刻所述缓冲层，从而穿过所述缓冲层延伸所述开口并且暴露所述开口中的所述衬底的表面，其中，所述缓冲层的蚀刻包括各向同性蚀刻或横向蚀刻；以及用导电部件填充所述开口。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了形成在集成电路(IC)中的各个金属层的实施例。图2A、图2B和图2C示出了根据本专利技术的一些实施例的具有扩大的底部底脚轮廓的通孔结构。图3示出了根据本专利技术的各个方面的形成具有扩大的底部底脚轮廓的通孔的方法的流程图。图4、图5、图6、图7、图8A、图8B、图8C、图9、图10、图11、图12和图13示出了根据本专利技术的一些实施例的根据图3的方法在制造工艺期间的半导体器件的一部分。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，当以“约”、“近似”等描述数值或数值范围时，除非另有说明，否则该术语旨在涵盖在所描述的数值的+/-10％内的数值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。本专利技术通常涉及半导体器件及其形成方法。更具体地，本专利技术涉及提供具有扩大的底部底脚轮廓的通孔结构或沟槽结构及其方法。填充在导通孔或沟槽中的导电部件的扩大的底部底脚轮廓确保了导电部件不会显示出对电流流动的太大阻抗，并且还增强了导电部件与下面的具有较大底部接触面积的金属的接合。本专利技术的实施例的通孔或沟槽在俯视图中可以具有任何合适的形状。在示例性俯视图中，沟槽可以具有大致矩形的形状，并且通孔可以具有大致椭圆形状，但是它们可以具有其它合适的形状，诸如圆形、菱形、L形或矩形形状。如本文所使用的，术语“通孔”广泛地用于包括通孔插塞、导线或迹线结构、接触插塞以及使用镶嵌和/或双镶嵌工艺形成的任何导电结构。图1是包括形成在衬底层102上的诸如晶体管、电容器等的单独器件的示例性集成电路(IC)100。然后在衬底层102上形成一个或多个介电材料层110、120、130、140和150以提供各个器件之间的连接并且提供与外部器件的连接。介电材料层110包括嵌入在其中的导电部件111。在衬底层102的顶部上是层103，层103是位于导电部件111和衬底层102之间的层间介电(ILD)层。导电部件111通过穿过ILD层103的通孔160连接到衬底层102内的器件。类似地，额外的介电材料层120、130、140和150在彼此的顶部上形成并且分别由介电材料层104、105、106和107分隔开。介电材料层120、130、140和150分别包括导电部件121、131、141和151。介电材料层104、105、106、107分别包括电连接导电部件111、121、131、141和151的通孔162、164、166和168。导电部件111、121、131、141和151可以称为金属层Mx(x＝1、2、3、...)。介电材料层104、105、106、107、110、120、130、140和150也称为金属间介电(IMD)层。IMD层的数量仅用于说明的目的而不是限制。衬底层102是可以形成晶体管的多个漏极和源极区域的底层。例如，衬底层102可以包括掺杂或未掺杂的块状硅，或者绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的诸如硅的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层或氧化硅层。绝缘体层设置在衬底上，典型地为硅或玻璃衬底。也可以使用其它衬底，诸如多层或梯度衬底。衬底层102可以包括互连以执行一个或多个功能的电子器件，诸如各种N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(P本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，所述第一介电层和所述第二介电层具有不同的材料组分；以及通孔，延伸穿过所述第二介电层和所述第一介电层，所述通孔具有由所述第二介电层围绕的上部和由所述第一介电层围绕的下部，所述通孔的下部的底面面积大于所述通孔的上部的最小横截面积。

【技术特征摘要】
2017.11.14 US 62/585,684;2018.04.27 US 15/964,2761.一种半导体器件，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，所述第一介电层和所述第二介电层具有不同的材料组分；以及通孔，延伸穿过所述第二介电层和所述第一介电层，所述通孔具有由所述第二介电层围绕的上部和由所述第一介电层围绕的下部，所述通孔的下部的底面面积大于所述通孔的上部的最小横截面积。2.根据权利要求1所述的半导体器件，其中，所述第一介电层包括具有第一含铝材料的第一子层和具有第二含铝材料的第二子层，所述第一含铝材料和所述第二含铝材料不同。3.根据权利要求2所述的半导体器件，其中，所述第一介电层还包括具有氧掺杂碳化硅的第三子层，并且其中，所述第三子层插入在所述第一子层和所述第二子层之间。4.根据权利要求2所述的半导体器件，其中，所述第一含铝材料包括氮化铝，并且所述第二含铝材料包...

【专利技术属性】
技术研发人员：张哲诚，林志翰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71