本发明专利技术提供了一种TSV通孔形成方法和TSV通孔修正方法，其中TSV通孔形成方法包括：提供形成有硬掩模图形的半导体衬底，所述硬掩模图形与通孔对应；以所述硬掩模图形为掩模，刻蚀半导体衬底形成通孔；氧化所述通孔的侧壁形成氧化层，且所述氧化层的扩散边界深浅一致；去除所述氧化层；去除所述硬掩模图形。采用本发明专利技术可以消除波什刻蚀工艺所产生的扇贝形貌，从而使TSV通孔的侧壁平滑，降低了后续淀积绝缘层薄膜时的难度，提高了绝缘层薄膜的保型覆盖性，降低了填充TSV通孔的难度，最终减小了TSV器件失效的可能性。
【技术实现步骤摘要】
本专利技术涉及半导体制造和封装领域特别涉及TSV通孔形成方法和TSV通孔修正方法。
技术介绍
随着集成电路的集成度不断提高，半导体技术也持续的飞速发展。现有的集成度提高主要是采取减小最小特征尺寸，例如最小特征尺寸为90纳米、最小特征尺寸为45纳米、最小特征尺寸为32纳米、最小特征尺寸为22纳米，使得在给定的区域能够集成更多的元件。但上述的减小最小特征尺寸在实质上基本都是2D(二维)集成，具体地说就是被集成的元件都位于半导体晶圆(wafer)的表面，但是随着集成电路技术进入32纳米甚至22 纳米技术平台之后，系统复杂性、设备投资成本等方面的急剧上升。为此，利用现代电子封装技术实现高密度的3D (三维)集成，成为了微电子电路(包括MEMS)系统级集成的重要技术途径。在众多的3D封装技术中，硅通孔(Through-Silicon-Via，TSV)技术成为现在研究的热点，TSV技术具有如下优势互连长度可以缩短到与芯片厚度相等，采用垂直堆叠的逻辑模块取代水平分布的逻辑模块；显著的减小RC延迟和电感效应，提高数字信号传输速度和微波的传输；实现高密度、高深宽比的连接，从而能够实现复杂的多片全硅系统集成，密度比当前用于先进多片模块的物理封装高出许多倍；同时更加节能，预期TSV能够降低芯片功耗大约40%。在CN101740484A的中国专利中，可以发现更多的有关TSV技术的详细信息。TSV 技术包括如下的关键工艺提供半导体衬底，所述半导体衬底通常选用η型硅衬底或者P型硅衬底，所述半导体衬底表面可以形成有芯片；在所述半导体衬底内形成通孔，所述形成通孔的工艺为等离子刻蚀工艺；在所述通孔的侧壁形成绝缘层；在侧壁形成有绝缘层的通孔填入导电物质；减薄所述半导体衬底并进行对应堆叠。由于半导体衬底通常都具有相当的厚度，所述形成通孔的工艺为等离子刻蚀工艺通常为波什刻蚀技术(Bosch process)，波什刻蚀能够形成深宽比相当高的垂直通孔，但是，请参考图1，形成的通孔侧壁不光滑，凸凹不平，形似波浪，也被称为扇贝形貌 (scalloping or roughness)。这将使得后续的在通孔侧壁形成的绝缘层的工艺相当困难。 具体地说，一方面，生长绝缘材料的保型覆盖性会随着通孔深宽比的增大而变差；另一方面，生长绝缘材料的保型覆盖性又会随着表面粗糙度的增加而变差。这就容易导致侧壁绝缘层的失效，从而影响整个TSV的互连特性。
技术实现思路
一种消除TSV通孔刻蚀过程中由于采用波什刻蚀工艺所产生的侧壁扇贝形貌的 TSV通孔形成方法和TSV通孔修正方法。为解决上述问题，本专利技术提供了一种TSV通孔形成方法，包括提供形成有硬掩模图形的半导体衬底，所述硬掩模图形与通孔对应；以所述硬掩模图形为掩模，刻蚀半导体衬底形成通孔；氧化所述通孔的侧壁形成氧化层，且所述氧化层的扩散边界深浅一致；去除所述氧化层；去除所述硬掩模图形。可选的，所述硬掩膜图形为单一覆层或者多层堆叠。可选的，所述硬掩膜图形材料为氮化硅。可选的，所述硬掩膜图形材料氮化硅、抗反射层和光刻胶层的堆叠结构。可选的，所述刻蚀半导体衬底形成通孔的工艺为波什刻蚀工艺。可选的，通孔的直径为l_50um，通孔深度为10_500um。可选的，所述氧化工艺为热氧化工艺。可选的，所述氧化工艺的参数为在氧气的气氛下，氧化温度约在900-1400°C。本专利技术还提供一种TSV通孔修正方法，包括提供形成有通孔的半导体衬底，所述通孔侧壁具有扇贝形貌；氧化所述通孔的侧壁形成氧化层，且所述氧化层的扩散边界深浅一致；去除所述氧化层。可选的，所述通孔的形成工艺为波什刻蚀工艺。可选的，所述氧化工艺为热氧化工艺。可选的，所述氧化工艺的参数为在氧气的气氛下，氧化温度约在900-1400°C。可选的，所述去除所述氧化层工艺为选择性除去氧化硅的工艺。与现有技术相比，本专利技术的技术方案具有以下优点本专利技术采用在通孔侧壁上的扩散边界的深浅趋于一致的氧化层，并去除氧化层获得具有光滑侧壁的通孔，不会在通孔的侧壁出现侧壁扇贝形貌，降低了填充TSV通孔的难度，最终减小了 TSV器件失效的可能性。附图说明图1是具有扇贝形貌的TSV通孔示意图；图2是本专利技术的TSV通孔的形成方法流程示意图；图3至图7是本专利技术TSV通孔的形成方法过程示意图；图8是本专利技术TSV通孔修正方法流程示意图；图9至图11是本专利技术通孔修正方法过程示意图。具体实施例方式由于半导体衬底通常都具有相当的厚度，所述形成通孔的工艺为等离子刻蚀工艺通常为波什刻蚀技术(Bosch process)，波什刻蚀能够形成深宽比相当高的垂直通孔，但是现有的工艺形成的通孔具有扇贝形貌，使得后续的TSV的互连特性低下。为此，本专利技术提供一种TSV通孔的形成方法，包括提供形成有硬掩模图形的半导体衬底，所述硬掩模图形与通孔对应；以所述硬掩模图形为掩模，刻蚀半导体衬底形成通孔；氧化所述通孔的侧壁形成氧化层，且所述氧化层的扩散边界深浅一致；去除所述氧化层；去除所述硬掩模图形。本专利技术提供的TSV通孔的形成方法采用氧化工艺在通孔侧壁形成扩散边界深浅一致的氧化层，去除氧化层后形成通孔。所述通孔具有光滑的侧壁，不会在通孔的侧壁出现4侧壁扇贝形貌。下面结合具体实施例对本专利技术的技术方案进行详细说明。具体地，本专利技术提供一种TSV通孔的形成方法，参考图2，为本专利技术的TSV通孔的形成方法流程示意图。如步骤SlOl所述，参考图3，提供形成有硬掩模图形110的半导体衬底100，所述硬掩模图形与通孔对应。具体的，所述衬底100为硅基衬底，例如m型硅衬底或者P型硅衬底。所述硬掩模图形110可以是单层结构或者多层堆叠结构，在本实施例中以氮化硅的单层结构做示范性说明，在其他实施例中，所述硬掩模图形110还可以是氮化硅、抗反射层和光刻胶层的堆叠结构。所述硬掩模图形110的形成步骤包括采用化学气相沉积工艺在半导体衬底100 形成硬掩模层(未图示)，采用旋涂工艺在硬掩模层表面形成光刻胶层(未图示)，对所述光刻胶层进行曝光显影，形成与通孔对应的光刻胶图形，以所述光刻胶图形为掩模，刻蚀所述硬掩模层直至形成硬掩模图形110，去除光刻胶层。需要说明的是，所述硬掩模图形110厚度必须满足够在后续形成氧化层步骤中阻止氧原子在一定的时间和温度范围内扩散通过，所述硬掩模图形110可以保护衬底100为硅基衬底表面不被氧化。如步骤S102所述，参考图4，以所述硬掩模图形110为掩模，刻蚀半导体衬底100 形成通孔111。在本实施例中，所述刻蚀工艺为波什刻蚀工艺，需要说明的是，由于所述波什刻蚀工艺是半导体衬底100形成通孔的同时在通孔的侧壁形成聚合物的保护层，从而形成深宽比相当高的垂直通孔，具体地说，在刻蚀部分半导体衬底时，在形成的部分的通孔侧壁形成聚合物，然后再往下刻蚀，然后再刻蚀部分半导体，在形成的部分的通孔侧壁形成聚合物， 再往下刻蚀，直至形成通孔。因此，采用所述波什刻蚀工艺会在刻蚀后的通孔侧壁形成扇贝形貌。在本实施例中，刻蚀形成的通孔深度为10-500um，通孔的直径为l_50um。如步骤S103所述，参考图5，氧化所述通孔111的侧壁形成氧化层120，且所述氧化层120的扩散边界深浅一致。需要说明的是，通常氧化工艺会将整个半导体衬底放置于氧化设备中，因此在通孔的底部也本文档来自技高网...
【技术保护点】
１．一种ＴＳＶ通孔的形成方法，其特征在于，包括：提供形成有硬掩模图形的半导体衬底，所述硬掩模图形与通孔对应；以所述硬掩模图形为掩模，刻蚀半导体衬底形成通孔；氧化所述通孔的侧壁形成氧化层，且所述氧化层的扩散边界深浅一致；去除所述氧化层；去除所述硬掩模图形。
【技术特征摘要】
【专利技术属性】
技术研发人员：周军，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：31
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。