通孔形成方法技术

本发明专利技术提供一种通孔形成方法，包括：提供半导体基底，在所述半导体基底上依次形成有金属导线、覆盖所述金属导线及半导体基底的层间介质层、及位于所述层间介质层上的硬掩膜层；在所述硬掩膜层上形成光刻胶层，所述光刻胶层内具有开口图案；以所述光刻胶层为第一掩膜，沿开口图案刻蚀部分厚度的硬掩膜层，形成开口；去除所述光刻胶层之后，以硬掩膜为第二掩膜，沿所述开口，刻蚀残余的硬掩膜层，露出层间介质层的表面；继续刻蚀层间介质层，直至露出金属导线，形成通孔。本发明专利技术在去除光刻胶层时，因仍有残余的硬掩模层，层间介质层不会暴露在光刻胶去除环境中，所以其不会被去除环境中的气体所损坏，保护层间介质层，同时提高通孔形成质量。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及。
技术介绍
在高密度的集成电路(IC)工艺中，如超大集成电路(VLSI)，需要将金属连线制作成三维空间的多层导线结构。然而，随着IC组件的集成度增加，使得金属连线间的电容效应明显，进而导致RC延迟时间延长、金属连线间的干扰(cross talk)频率增加，因此通过这些金属连线的电流速度变得很慢。为了改善电流的速度，如何降低金属连线的电阻值以及减少金属连线间的寄生电容，成为很重要的工艺问题。现在如果要有效降低金属内连线的电阻值，则需采用低电阻值的金属材质；如果要减少金属内连线之间的寄生电容，则需采用低介电常数的绝缘材料来制作金属连线间的层间介质层(inter layerdielectric, ILD)。如图1至图3所示，为在层间介质层中形成通孔的方法。如图1所示，提供半导体基底10，所述半导体基底10上形成有金属导线12 ；在半导体基底10上形成具有低介电常数的层间介质层14，所述层间介质层14覆盖于金属导线12以及半导体基底10暴露的表面上；在所述层间介质层14上形成硬掩膜层16，所述硬掩膜层16可以为氧化硅；在所述硬掩膜层16上定义具有开本文档来自技高网...

【技术保护点】
１．一种通孔形成方法，其特征在于，包括：提供半导体基底，在所述半导体基底上依次形成有金属导线、覆盖所述金属导线及半导体基底的层间介质层、及位于所述层间介质层上的硬掩膜层；在所述硬掩膜层上形成光刻胶层，所述光刻胶层内具有开口图案；以所述光刻胶层为第一掩膜，沿开口图案刻蚀部分厚度的硬掩膜层，形成开口；去除所述光刻胶层之后，以硬掩膜为第二掩膜，沿所述开口，刻蚀残余的硬掩膜层，露出层间介质层的表面；继续刻蚀层间介质层，直至露出金属导线，形成通孔。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙武，张海洋，韩宝东，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31