The invention provides a Schottky barrier transistor and a preparation method thereof. The Schottky barrier transistor includes a substrate and a gate structure on the substrate. The Schottky barrier transistor also includes a channel region on the substrate surface corresponding to the gate structure, a channel region including a first metal silicide layer, a source-drain region including a second metal silicide layer and a third metal silicide layer on both sides of the channel region, and a second metal silicide layer on the substrate. The third metal silicide layer is located on the substrate surface corresponding to the second metal silicide layer, and the work function of the second metal silicide layer is smaller than that of the third metal silicide layer. The Schottky barrier transistor has a high mobility channel, which can increase the open current of the device and reduce the off-state current of the transistor, thereby improving the current switching ratio of the device.
【技术实现步骤摘要】
肖特基势垒晶体管及其制备方法
本专利技术涉及半导体
，具体而言，涉及一种肖特基势垒晶体管及其制备方法。
技术介绍
随着器件栅长缩小到纳米尺度，肖特基源漏由于其所具有的一系列优点，如原子级突变结、低源漏串联电阻和接触电阻、低源漏工艺适宜集成高K金属栅等，成为掺杂源漏晶体管最有潜力的替代者。然而，传统肖特基势垒器件由于开态时源/沟道的肖特基势垒高度较高，关态时漏/沟道的肖特基势垒高度较低，存在电流开关比低的问题。
技术实现思路
本专利技术的主要目的在于提供一种肖特基势垒晶体管及其制备方法，以解决现有技术中肖特基势垒器件的电流开关比低的问题。为了实现上述目的，根据本专利技术的一个方面，提供了一种肖特基势垒晶体管，包括衬底以及位于衬底上的栅极结构，肖特基势垒晶体管还包括：沟道区，位于与栅极结构对应的衬底表面上，沟道区包括第一金属硅化物层；源漏区，包括位于沟道区两侧的第二金属硅化物层和第三金属硅化物层，第二金属硅化物层位于衬底中，第三金属硅化物层位于与第二金属硅化物层对应的衬底表面，且第二金属硅化物层的功函数小于第三金属硅化物层的功函数。进一步地，肖特基势垒晶体管为PMO...
【技术保护点】
1.一种肖特基势垒晶体管，包括衬底(10)以及位于所述衬底(10)上的栅极结构，其特征在于，所述肖特基势垒晶体管还包括：沟道区，位于与所述栅极结构对应的所述衬底(10)表面上，所述沟道区包括第一金属硅化物层(20)；源漏区，包括位于所述沟道区两侧的第二金属硅化物层(60)和第三金属硅化物层(90)，所述第二金属硅化物层(60)位于所述衬底(10)中，所述第三金属硅化物层(90)位于与所述第二金属硅化物层(60)对应的所述衬底(10)表面，且所述第二金属硅化物层(60)的功函数小于所述第三金属硅化物层(90)的功函数。
【技术特征摘要】
1.一种肖特基势垒晶体管，包括衬底(10)以及位于所述衬底(10)上的栅极结构，其特征在于，所述肖特基势垒晶体管还包括：沟道区，位于与所述栅极结构对应的所述衬底(10)表面上，所述沟道区包括第一金属硅化物层(20)；源漏区，包括位于所述沟道区两侧的第二金属硅化物层(60)和第三金属硅化物层(90)，所述第二金属硅化物层(60)位于所述衬底(10)中，所述第三金属硅化物层(90)位于与所述第二金属硅化物层(60)对应的所述衬底(10)表面，且所述第二金属硅化物层(60)的功函数小于所述第三金属硅化物层(90)的功函数。2.根据权利要求1所述的肖特基势垒晶体管，其特征在于，所述肖特基势垒晶体管为PMOS晶体管，形成所述第一金属硅化物层(20)的原料包括第一金属，优选所述第一金属硅化物层(20)为SiGe；形成所述第二金属硅化物层(60)的原料包括第二金属，所述第二金属的功函数为2.0～4.3eV，优选所述第二金属硅化物层(60)选自HfSix、ZrSix、LaSix、TiSix、EuSix和GdSix中的任一种，其中，1≤x≤2；形成所述第三金属硅化物层(90)的原料包括所述第一金属和第三金属，所述第三金属的功函数为4.3～5.65eV，优选所述第三金属硅化物层(90)选自Al2SixGey、Co2SixGey、Ir2SixGey、Ni2SixGey、Pd2SixGey、Pt2SixGey和Ti2SixGey中的任一种，其中，1≤x≤2，1≤y≤2。3.根据权利要求2所述的肖特基势垒晶体管，其特征在于，所述第一金属硅化物层(20)与所述第三金属硅化物层(90)的之间的势垒为0.5～1eV。4.根据权利要求1至3中任一项所述的肖特基势垒晶体管，其特征在于，所述沟道区还包括设置于所述第一金属硅化物层(20)与所述栅极结构之间的帽层，优选形成所述帽层的材料为Si，优选所述帽层的厚度为2～5nm。5.根据权利要求1至3中任一项所述的肖特基势垒晶体管，其特征在于，所述衬底(10)为SOI衬底，所述SOI衬底包括顺序层叠的硅衬底、埋氧层(110)以及硅层(120)，所述第一金属硅化物层(20)设置在所述硅层(120)的表面上，所述第二金属硅化物层(60)设置在所述硅层(120)中。6.一种肖特基势垒晶体管的制备方法，其特征在于，包括以下步骤：S1，提供衬底(10)，并顺序形成位于所述衬底(10)表面的第一金属硅化物(20＇)以及位于部分所述第一金属硅化物(20＇)表面的栅极结构，其中，采用包括第一金属的材料形成所述第一金属硅化物(20＇)；S2，在对应所述栅极结构两侧的所述衬底(10)中形成第二金属硅化物层(60)，并在对应所述栅极结构两侧的所述第一金属硅化物(20＇)中形成第三金属硅化物层(90)，且所述第二金属硅化物层(60)的功函数小于所述第三金属硅化物层(90)的功函数，所述第二金属硅化物层(60)和所述第三金属硅化物层(90)构成所述肖特基势垒晶体管的源漏区中的结构，且剩余的所述第一金属硅化物(20＇)构成所述肖特基势垒晶体管的沟道区中的第一金属硅...
【专利技术属性】
技术研发人员：罗军，毛淑娟，许静，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11
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