半导体装置制造方法及图纸

实施方式的半导体装置具备：半导体层，具有第1面与第2面；第1导电型的第1半导体区域；第2导电型的第2半导体区域；在与第2半导体区域之间夹着第1半导体区域的第2导电型的第3半导体区域；第1半导体区域与第1面之间的第1导电型的第1阱区域；相对于第1阱区域而离开的第1导电型的第2阱区域；第1阱区域与第1面之间的第1导电型的第1接触区域；第2阱区域与第1面之间的第1导电型的第2接触区域；在第1阱区域与第2阱区域之间的第1半导体区域之上设置的栅电极；源电极，具有与第1接触区域相接的第1区域以及与第2接触区域相接的第2区；以及漏电极。

Semiconductor Device

The semiconductor device according to the embodiment has: a semiconductor layer with first and second planes; a first semiconductor region of the first conductive type; a second semiconductor region of the second conductive type; a third semiconductor region of the second conductive type clamped between the first semiconductor region and the second semiconductor region; a first well region of the first conductive type between the first semiconductor region and the first plane; and a second semiconductor region relative to the first well region. The second well region of the first conductive type leaving; the first contact region of the first conductive type between the first well region and the first plane; the second contact region of the first conductive type between the second well region and the first plane; the gate electrodes arranged above the first semiconductor region between the first well region and the second well region; and the source electrodes having the first region connecting with the first contact region and the second contact region. Zone 2; and drain electrodes.

【技术实现步骤摘要】
半导体装置相关申请本申请享受以日本专利申请2017－197705号(申请日：2017年10月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
实施方式涉及半导体装置。
技术介绍
作为兼顾高耐压与低导通电阻的半导体装置，存在具备在半导体层中交替地排列n型区域与p型区域而成的超结构造(以下也成为“SJ构造”)的MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金氧半场效晶体管)。在SJ构造中，通过使n型区域所含的n型杂质量与p型区域所含的p型杂质量相等，从而虚拟地制作非掺杂区域来实现高耐压。同时，能够提高n型区域的杂质浓度，所以能够实现低导通电阻。然而，SJ构造的MOSFET中，有开关动作时的电磁波噪声增大的可能。在MOSFET的关断时，由于n型区域与p型区域急剧耗尽化，从而漏极源极间电容(Cds)以及栅极漏极间电容(Cgd)急剧低降低。因此，漏极电压的时间变化量(dv/dt)以及漏极电流的时间变化量(di/dt)增大。其结果，产生由寄生电感引起的反电动势、以及由寄生电容引起的位移电流，栅极源极间的电压本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：半导体层，具有第1面与第2面；第1导电型的第1半导体区域，设置在所述半导体层中，在第1方向上伸长；第2导电型的第2半导体区域，设置在所述半导体层中，在所述第1方向上伸长；第2导电型的第3半导体区域，设置在所述半导体层中，在所述第1方向上伸长，在与所述第2半导体区域之间夹着所述第1半导体区域；第1导电型的第1阱区域，设置在所述第1半导体区域与所述第1面之间，第1导电型杂质浓度比所述第1半导体区域高；第1导电型的第2阱区域，设置在所述第1半导体区域与所述第1面之间，第1导电型杂质浓度比所述第1半导体区域高，且在所述第1方向上相对于所述第1阱区域而离开；第2导电...

【技术特征摘要】
2017.10.11 JP 2017-1977051.一种半导体装置，其特征在于，具备：半导体层，具有第1面与第2面；第1导电型的第1半导体区域，设置在所述半导体层中，在第1方向上伸长；第2导电型的第2半导体区域，设置在所述半导体层中，在所述第1方向上伸长；第2导电型的第3半导体区域，设置在所述半导体层中，在所述第1方向上伸长，在与所述第2半导体区域之间夹着所述第1半导体区域；第1导电型的第1阱区域，设置在所述第1半导体区域与所述第1面之间，第1导电型杂质浓度比所述第1半导体区域高；第1导电型的第2阱区域，设置在所述第1半导体区域与所述第1面之间，第1导电型杂质浓度比所述第1半导体区域高，且在所述第1方向上相对于所述第1阱区域而离开；第2导电型的第1源区域，设置在所述第1阱区域与所述第1面之间；第2导电型的第2源区域，设置在所述第1阱区域与所述第1面之间；第1导电型的第1接触区域，设置在所述第1阱区域与所述第1面之间的、所述第1源区域与所述第2源区域之间，第1导电型杂质浓度比所述第1阱区域高；第2导电型的第3源区域，设置在所述第2阱区域与所述第1面之间；第2导电型的第4源区域，设置在所述第2阱区域与所述第1面之间；第1导电型的第2接触区域，设置在所述第2阱区域与所述第1面之间的、所述第3源区域与所述第4源区域之间，第1导电型杂质浓度比所述第2阱区域高；栅电极，具有第1栅区域、第2栅区域、第3栅区域、第4栅区域以及第5栅区域，且在所述第1方向上伸长，所述第1栅区域设置在所述第2半导体区域与所述第1源区域之间的所述第1阱区域之上，所述第2栅区域设置在所述第3半导体区域与所述第2源区域之间的所述第1阱区域之上，所述第3栅区域设置在所述第2半导体区域与所述第3源区域之间的所述第2阱区域之上，所述第4栅区域设置在所述第3半导体区域与所述第4源区域之间的所述第2阱区域之上，所述第5栅区域设置在所述第1阱区域与所述第2阱区域之间的所述第1半导体区域之上；第1绝缘膜，设置在所述第1栅区域与所述第1阱区域之间；第2绝缘膜，设置在所述第2栅区域与所述第1阱区域之间；第3绝缘膜，设置在所述第3栅区域与所述第2阱区域之间；第4绝缘膜，设置在所述第4栅区域与所述第2阱区域之间；第5绝缘膜，设置在所述第5栅区域与所述第1半导体区域之间；源电极，具有第1区域与第2区域，所述第1区域与所述第1源区域、所述第2源区域以及所述第1接触区域相接，所述第2区域与所述第3源区域、所述第4源区域以及所述第2接触区域相接；以及漏电极，与所述第2面相接。2.如权利要求1所述的半导体装置，其特征在于，还具备：第1导电型的第4半导体区域，设置在所述半导体层中，在所述第1方向上伸长，在与所述第1半导体区域之间夹着所述第2半导体区域；第1导电型的第5半导体区域，设置在所述半导体层中，在所述第1方向上伸长，在与所述第1半导体区域之间夹着所述第3半导体区域；第1导电型的第3阱区域，设置在所述第4半导体区域与所述第1面之间，在所述第1方向上伸长，第1导电型杂质浓度比所述第4半导体区域高；第1导电型的第4阱区域，设置在所述第5半导体区域与所述第1面之间，在所述第1方向上伸长，第1导电型杂质浓度比所述第5半导体区域高；第2导电型的第5源区域，设置在所述第3阱区域与所述第1面之间；以及第2导电型的第6源区域，设置在所述第4阱区域与所述第1面之间，所述第5绝缘膜设置在所述第5栅区域与所述第3阱区域之间，所述第5绝缘膜设置在所述第5栅区域与所述第4阱区域之间。3.如权利要求2所述的半导体装置，其特征在于，所述第1半导体区域与所述第2半导体区域彼此相接，所述第1半导体区域与所述第3半导体区域彼此相接，所述第2半导体区域与所述第4半导体区域彼此相接，所述第3半导体区域与所述第5半导体区域彼此相接。4.如权利要求1所述的半导体装置，其特征在于，所述半导体层为单晶硅。5.如权利要求1所述的半导体装置，其特征在于，所述第1导电型为p型，所述第2导电型为n型。6.一种半导体装置，其特征在于，具备：半导体层，具有第1面与第2面；第1导电型的第1半导体区域，设置在所述半导体层中，在第1方向上伸长；第2导电型的第2半导体区域，设置在所述半导体层中，在所述第1方向上伸长；第2导电型的第3半导体区域，设置在所述半导体层中，在所述第1方向上伸长，在与所述第2半导体区域之间夹着所述第1半导体区域；第1导电型的第1阱区域，设置在所述第1半导体区域与所述第1面之间，第1导电型杂质浓度比所述第1半导体区域高；第1导电型的第2阱区域，设置在所述第1半导体区域与所述第1面之间，第1导电型杂质浓度比所述第1半导体区域高，且在所述第1方向上相对于所述第1阱区域而离开；第2导电型的第1源区域，设置在所述第1阱区域与所述第1面之间；第2导电型的第2源区域，设置在所述第1阱区域与所述第1面之间；第1导电型的第1接触区域，设置在所述第1阱区域与所述第1面之间的、所述第1源区域与所述第2源区域之间，第1导电型杂质浓度比所述第1阱区域高；第2导电型的第3源区域，设置在所述第2阱区域与所述第1面之间；第2导电型的第4源区域，设置在所述第2阱区域与所述第1面之间；第1导电型的第2接触区域，设置在所述第2阱区域与所述...

【专利技术属性】
技术研发人员：山下浩明，小野升太郎，一条尚生，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本,JP