用于自对准栅极边缘（SAGE）架构的双鳍端帽制造技术

描述了用于自对准栅极边缘架构的双鳍端帽以及制造用于自对准栅极边缘架构的双鳍端帽的方法。在示例中，半导体结构包括具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍的I/O器件。具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍的逻辑器件。栅极边缘隔离结构被布置在I/O器件和逻辑器件之间。最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍与栅极边缘隔离结构间隔更远。

【技术实现步骤摘要】
【国外来华专利技术】用于自对准栅极边缘（SAGE）架构的双鳍端帽
本专利技术的实施例在半导体器件和处理的领域中，并且特别地，在用于自对准栅极边缘架构的双鳍端帽（dualfinendcap）以及制造用于自对准栅极边缘架构的双鳍端帽的方法的领域中。
技术介绍
对于过去的几十年，集成电路中的特征的缩放一直是不断发展的半导体行业背后的驱动力。缩放到越来越小的特征使能在半导体芯片的有限的基板面（realestate）上的功能单元的增加的密度。例如，收缩晶体管大小虑及芯片上增加数量的存储器或逻辑器件的结合，从而有助于具有增加容量的产品的制造。然而，对于一贯容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。在集成电路器件的制造中，随着器件尺寸继续缩减，诸如三栅极晶体管之类的多栅极晶体管已变得更加普遍。在常规的处理中，通常在体硅（bulksilicon）衬底或绝缘体上硅（silicon-on-insulator）衬底上制造三栅极晶体管。在一些实例中，体硅衬底是优选的，由于它们的较低成本并且因为它们使能不太复杂的三栅极制造过程。然而，缩放多栅极晶体管并非没有结果。随着微电子电路的这些基本构建块（fundamentalbuildingblock）的尺寸减少并且随着在给定区域中制造的基本构建块的绝对数量的增加，对用于图案化这些构建块的光刻处理（lithographicprocesses）的约束已经变为压倒性的。特别地，在半导体堆叠中被图案化的特征的最小尺寸（临界尺寸（criticaldimension））和此类特征之间的间隔之间可能存在折衷。附图说明图1图示了包括容纳端到端间隔的基于鳍的半导体器件的布局的平面图。图2A-2D图示了在常规鳍FET（finFET）或三栅极处理制造方案中具有重要意义的处理操作的横截面图。图3A-3D图示了在用于鳍FET或三栅极器件的自对准栅极边缘处理制造方案中具有重要意义的处理操作的横截面图。图4图示了具有通过栅极边缘隔离结构以相同的、较小的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。图5图示了具有通过栅极边缘隔离结构以相同的、较大的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。图6图示了根据本专利技术的实施例的、具有通过栅极边缘隔离结构以差异化的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。图7A-7D图示了表示根据本专利技术的实施例的用于制造双自对准端帽的处理中的各种操作的顶端角度的横截面图。图8A图示了根据本专利技术的实施例的具有自对准栅极边缘隔离的非平面半导体器件的横截面图。图8B图示了根据本专利技术的实施例的沿着图8A的半导体器件的a-a'轴截取的平面图。图9A-9C图示了根据本专利技术的实施例的在用于鳍FET或三栅极器件的另一自对准栅极边缘的处理制造方案中具有重要意义的处理操作的横截面图。图10图示了根据本专利技术的实施例的一个实现的计算设备。图11图示了包括本专利技术的一个或多个实施例的中介体（interposer）。具体实施方式描述了用于自对准栅极边缘架构的双鳍端帽以及制造用于自对准栅极边缘架构的双鳍端帽的方法。在以下的描述中，记载了诸如具体的集成和材料制度（materialregime）之类的许多具体细节，以便提供对本专利技术的实施例的透彻理解。对于本领域中的技术人员而言将清楚，可以在没有这些具体细节的情况下实践本专利技术的实施例。在其他实例中，未详细地描述诸如集成电路设计布局之类的公知的特征，以便没有不必要地模糊本专利技术的实施例。此外，将理解：附图中示出的各种实施例是说明性表示并且不一定是按比例绘制的。仅出于引用的目的，某术语也可以在以下的描述中被使用并且因此不旨在限制。例如，诸如“上”、“下”、“上方”以及“下方”之类的术语指代做出参考的附图中的方向。诸如“前”、“后”、“后面”以及“侧面”之类的术语描述了在一致但任意的参照系之内部件的部分的取向和/或位置，这通过参考描述正在讨论的部件的文本和关联的附图而变得清楚。此类术语可以包括在上面特别地提到的词语、其衍生物和类似含义的词语。本专利技术的一个或多个实施例涉及具有半导体结构或器件的栅电极的一个或多个栅极边缘结构（例如，作为栅极隔离区域）的半导体结构或器件。一个或多个实施例涉及用于此类栅电极结构的局部互连的制造。另外，还描述了以自对准的方式制造栅极边缘隔离结构的方法。在一个或多个实施例中，为了在公共衬底上形成的逻辑晶体管和高电压晶体管，制造了自对准栅极边缘结构。片上系统（SOC）处理技术通常需要标准逻辑（例如，低电压、薄氧化物）和I/O（例如，高电压、厚氧化物）晶体管的支持。可以通过多氧化物处理序列来完成标准逻辑和高电压（HVI/O）器件之间的区别，其中逻辑晶体管接收薄的、高性能的氧化物并且I/O器件接收能够承受更高电压的厚氧化物。随着处理技术的扩展，逻辑器件在尺寸上积极地（aggressively）缩放，从而造成了对双氧化物形成的制造挑战。根据本专利技术的一个或多个实施例，下面描述了通过使用自对准端帽在超规模（ultra-scaled）的鳍fet（finfet）晶体管架构上形成高电压/双端帽处理的方法。为了提供上下文，栅极端帽和沟槽接触（TCN）端帽区域的缩放是对于改进晶体管布局面积和密度的重要贡献者。栅极和TCN端帽区域指代半导体器件的扩散区域/鳍的栅极和TCN重叠。作为示例，图1图示了包括容纳端到端间隔的基于鳍的半导体器件的布局100的平面图。参考图1，第一半102和第二半104半导体器件分别基于半导体鳍106和108。每个器件102和104分别具有栅电极110或112。此外，每个器件102和104分别在鳍106和108的源极和漏极区域处分别具有沟槽接触（TCN）114和116。栅电极110和112以及TCN114和116中的每个分别具有位于相应的鳍106和108之外的端帽区域。再次参考图1，通常，栅极和TCN端帽尺寸必须包括掩模配准误差（maskregistrationerror）的容差（allowance），以确保用于最坏情况掩模错误配准的稳健晶体管操作，从而留下端到端间隔118。因此，对于改进晶体管布局密度而言至关重要的另一个重要的设计规则是彼此面对的两个相邻端帽之间的间隔。然而，“2*端帽+端到端间隔”的参数正在变得越来越难以使用光刻图案化来缩放以满足新技术的缩放要求。特别地，虑及掩模配准误差所需的附加的端帽长度还增加了栅极电容值，这归因于TCN和栅电极之间的较长的重叠长度，从而增加了产品动态能量消耗并且降级了性能。以前的技术方案关注于改进配准预算和图案化或分辨率改进，以使能端帽尺寸和端帽到端帽间隔两者的收缩。根据本专利技术的实施例，描述了提供半导体鳍的自对准栅极端帽和TCN重叠而没有对于虑及掩模配准的任何需要的方法。在一个此类实施例中，在确定栅极端帽和接触重叠尺寸的半导体鳍边缘上制造一次性间隔体（spacer）。间隔体限定的端帽处理使得栅极和TCN端帽区域能够对于半导体鳍是自对准的，并且因此不需要额外的端帽长度来计及掩模错误配准。此外，由于栅极和TCN端帽/重叠尺寸保持固定，因此本文中描述的方法不需要以前所需阶段的光刻图案化，从而导致了电参数中的器件到器件可变性方面的改进（即，减少）。为了提供本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：第一多个半导体鳍，其被布置在衬底上方并且突出穿过沟槽隔离层的最上表面；第一栅极结构，其被布置在第一多个半导体鳍之上，所述第一栅极结构限定第一多个半导体鳍中的每个中的沟道区域和在第一多个半导体鳍中的每个的沟道区域的相对端上的源极和漏极区域；第二多个半导体鳍，其被布置在衬底上方并且突出穿过沟槽隔离层的最上表面；第二栅极结构，其被布置在第二多个半导体鳍之上，所述第二栅极结构限定第二多个半导体鳍中的每个中的沟道区域和在第二多个半导体鳍中的每个的沟道区域的相对端上的源极和漏极区域；以及栅极边缘隔离结构，其被布置在第一栅极结构和第二栅极结构之间并且与第一栅极结构和第二栅极结构接触，其中最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍与栅极边缘隔离结构比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍间隔得远。

【技术特征摘要】
【国外来华专利技术】1.一种半导体结构，包括：第一多个半导体鳍，其被布置在衬底上方并且突出穿过沟槽隔离层的最上表面；第一栅极结构，其被布置在第一多个半导体鳍之上，所述第一栅极结构限定第一多个半导体鳍中的每个中的沟道区域和在第一多个半导体鳍中的每个的沟道区域的相对端上的源极和漏极区域；第二多个半导体鳍，其被布置在衬底上方并且突出穿过沟槽隔离层的最上表面；第二栅极结构，其被布置在第二多个半导体鳍之上，所述第二栅极结构限定第二多个半导体鳍中的每个中的沟道区域和在第二多个半导体鳍中的每个的沟道区域的相对端上的源极和漏极区域；以及栅极边缘隔离结构，其被布置在第一栅极结构和第二栅极结构之间并且与第一栅极结构和第二栅极结构接触，其中最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍与栅极边缘隔离结构比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍间隔得远。2.根据权利要求1所述的半导体结构，其中第一栅极堆叠包括第一栅极电介质，所述第一栅极电介质与第一多个半导体鳍共形并且与栅极边缘隔离结构的第一侧横向相邻并接触，并且其中第二栅极堆叠包括第二栅极电介质，所述第二栅极电介质与第二多个半导体鳍共形并且与同栅极边缘隔离结构的第一侧相对的栅极边缘隔离结构的第二侧横向相邻并接触。3.根据权利要求2所述的半导体结构，其中第一栅极电介质比第二栅极电介质厚。4.根据权利要求3所述的半导体结构，其中第一栅极电介质具有比第二栅极电介质更多的介电层。5.根据权利要求1所述的半导体结构，还包括：第一局部互连，其被布置在第一栅极结构之上，其中第一多个半导体鳍是第一半导体器件的；以及第二局部互连，其被布置在第二栅极结构之上，其中第二多个半导体鳍是与第一半导体器件不同的第二半导体器件的。6.根据权利要求5所述的半导体结构，其中第一局部互连通过介电塞子与第二局部互连隔离。7.根据权利要求1所述的半导体结构，其中栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的凹部中并且在第一和第二栅极结构的最上表面的上方延伸。8.根据权利要求1所述的半导体结构，其中栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽。9.根据权利要求1所述的半导体结构，其中栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。10.一种半导体结构，包括：I/O器件，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍；逻辑器件，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍；以及栅极边缘隔离结构，其被布置在I/O器件和逻辑器件之间，其中最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍与栅极边缘隔离结构比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍间隔得远。11.根据权利要求10所述的半导体结构，其中栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的凹部中。12.根据权利要求10所述的半导体结构，其中栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽。13.根据权...

【专利技术属性】
技术研发人员：WM哈费茨，RW奥拉克瓦，CH詹，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US