双垂直沟道晶体管和集成电路存储器制造技术

本实用新型专利技术提供一种双垂直沟道晶体管和集成电路存储器，其垂直鳍片中具有沿第一方向延伸的第一沟槽，第一源/漏区形成在所述第一沟槽两侧顶部的鳍片中，第二源/漏区形成在所述第一沟槽底部的鳍片中，第一栅极结构填充在所述第一沟槽中并沿所述第一方向延伸，埋入式导线填充在所述垂直鳍片沿第二方向延伸的侧壁处的第二沟槽中，由此使得所述第一沟槽两侧的第一源/漏区分别与第一沟槽底部上的第二源/漏区形成了双垂直L型沟道，有利于增加有效沟道长度，克服短沟道效应；且由于第二源/漏区及其电连接埋入式导线均位于晶体管底部，无需直接在从上表面引出，使晶体管外围的隔离更加容易形成，有利于减小器件面积，简化工艺，提高性能。

【技术实现步骤摘要】
双垂直沟道晶体管和集成电路存储器
本技术涉及集成电路制造
，尤其涉及一种双垂直沟道晶体管和集成电路存储器。
技术介绍
具有埋入式位线的垂直栅极围绕晶体管(Verticalsurroundinggatetransistor,SGT)，其使用增大的隔离规则以降低浅沟槽隔离制造的困难性，其工艺包括冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及N型掺杂多晶硅定义晶体管栅极长度的工艺步骤，工艺繁复，导致存储器阵列的阈值电压的稳定性却也随之明显降低，并且在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(Vth)的改变也无法实施。因此，需要一种新的双垂直沟道晶体管、集成电路存储器方案，能够简化工艺，提高器件的电学性能以及存储密度。
技术实现思路
本技术的目的在于提供一种双垂直沟道晶体管和集成电路存储器，能够简化工艺，提高器件的电学性能以及存储密度。为了实现上述目的，本技术提供一种双垂直沟道晶体管，包括：半导体衬底，所述半导体衬底具有沿第二方向延伸的垂直鳍片，所述垂直鳍片具有沿第一方向延伸的第一沟槽，所述第一沟槽底部的鳍片中形成有第二源/漏区，所述第一沟槽侧壁顶部的鳍片中形成有第一源/漏区；以及第一栅极结构，填充在所述第一沟槽中并沿着所述第一方向延伸，所述第一栅极结构位于所述第二源/漏区的上方，所述第一栅极结构的侧壁和所述第一源/漏区被所述第一沟槽暴露的侧壁在高度上至少部分空间重叠。可选地，所述半导体衬底还具有隔离沟槽，所述隔离沟槽沿所述第一方向延伸并暴露出所述垂直鳍片沿所述第一方向的侧壁，用于实现所述双垂直沟道晶体管与相邻的元件之间的器件隔离，所述隔离沟槽内表面上填充有第二栅极结构，所述第二栅极结构用于向所述双垂直沟道晶体管接入衬底电压。可选地，所述垂直鳍片的底部中还设有隔离区，所述隔离区沿所述第二方向延伸，且在所述第一沟槽底部延伸的部分位于所述第二源/漏区的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述第二源/漏区在高度上至少部分空间重叠。可选地，所述第一栅极结构包括栅介质层、栅电极层以及栅极隔离层，所述栅介质层覆盖在所述第一沟槽的侧壁和底表面上，所述栅电极层填充在具有所述栅介质层的第一沟槽中且顶表面低于所述第一源/漏区的顶表面，所述栅极隔离层填满所述栅电极层上方的第一沟槽。可选地，所述半导体衬底还具有第二沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述垂直鳍片的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面，以使包含所述第二源/漏区在内的所述第一沟槽底部的鳍片的侧壁暴露于所述第二沟槽中，所述第二沟槽中埋设有埋入式导线，所述第一沟槽在第一方向的端部延伸至所述埋入式导线的侧壁，以使所述埋入式导线和第二源/漏区电连接。可选地，所述的双垂直沟道晶体管还包括第一介质层，所述第一介质层位于所述第二沟槽中，所述埋入式导线位于所述第一介质层上，所述第一介质层在所述埋入式导线的底表面上的部分延伸至与所述第二源/漏区的边界处并使得所述埋入式导线的底表面不低于所述第二源/漏区的底表面。可选地，所述的双垂直沟道晶体管还包括第二介质层，所述第二介质层覆盖在所述埋入式导线上方的所述第二沟槽中并暴露出所述第一栅极结构从所述第一沟槽延伸至所述第二沟槽中的部分。可选地，所述的双垂直沟道晶体管还包括导电接触结构，所述导电接触结构形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二源/漏区之间，所述导电接触结构的一侧壁与所述第二源/漏区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面绝缘隔离。本技术还提供一种集成电路存储器，包括：多个如本技术所述的双垂直沟道晶体管，所有的所述双垂直沟道晶体管沿第一方向和第二方向按单元行、单元列排列成阵列；相邻两个所述单元列之间设有沿着所述第二方向延伸的第二沟槽，所述第二沟槽暴露出相邻两个所述单元列上的所有所述双垂直沟道晶体管的垂直鳍片沿所述第二方向延伸的侧壁，所述第二沟槽中填充有所述集成电路存储器的一条位线，所述位线与所述第二沟槽一侧的所述单元列上的所有所述双垂直沟道晶体管的第二源/漏区电连接；每个所述单元行上的所有所述双垂直沟道晶体管的第一沟槽沿着第一方向的端部延伸至所述第二沟槽并在所述第二沟槽的侧壁上和所述第二沟槽连通，以使得每个所述单元行上的所有所述双垂直沟道晶体管的第一栅极结构连为一体，作为所述集成电路存储器的一条字线；相邻两个所述单元行之间还具有沿所述第一方向延伸的隔离沟槽，所述隔离沟槽暴露出相邻两个所述单元行上的所有所述双垂直沟道晶体管的所述垂直鳍片沿所述第一方向的外侧壁，用于实现相邻两个所述单元行上的所述双垂直沟道晶体管之间的隔离，所述隔离沟槽与所述第一沟槽采用同一道工艺形成，且所述隔离沟槽中填充有对应一侧的所述双垂直沟道晶体管的第二栅极结构，所述隔离沟槽中对应同一侧的所述双垂直沟道晶体管的第二栅极结构连为一体，作为所述集成电路存储器的一条虚拟字线，所述虚拟字线与所述字线采用同一道工艺中形成。与现有技术相比，本技术的技术方案具有以下有益效果：1、本技术的双垂直沟道晶体管，其具有沿第二方向延伸的垂直鳍片，所述垂直鳍片中具有沿第一方向延伸的第一沟槽，而其第一源/漏区形成在所述第一沟槽两侧顶部的鳍片中，其第二源/漏区形成在所述第一沟槽底部的鳍片中，其第一栅极结构填充在所述第一沟槽中并沿所述第一方向延伸，其埋入式导线填充在所述垂直鳍片沿第二方向延伸的侧壁处的第二沟槽中，由此使得所述第一沟槽两侧的第一源/漏区分别与第一沟槽底部上的第二源/漏区之间形成一个L型沟道，即形成了双垂直L型沟道，相对于平面晶体管，双垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且由于双垂直L型沟道的第二源/漏区位于晶体管底部，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。进一步地，在所述垂直鳍片沿第一方向的外侧壁外设有隔离沟槽，所述隔离沟槽中形成第二栅极结构(即虚拟栅极结构)，由此形成双栅极双垂直沟道晶体管，一方面，虚拟栅极结构可以接入衬底电压，使得晶体管具有衬底电压的功能，进而使得晶体管电性更优化，另一方面，隔离沟槽、第二沟槽和第一沟槽的设置，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难，同时有利于产品尺寸的进一步微缩，进而有利于集成电路器件性能的提高。2、本技术的集成电路存储器包括呈阵列排布的多个本技术的双垂直沟道晶体管，由于各个双垂直沟道晶体管的第二源/漏区位于均晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下能减小存储单元面积，可以实现单元面积为4F2的六方密堆积存储阵列，提高器件集成度。进一步的，隔离沟槽中的虚拟字线可以接入衬底电压，使得阵列中相应的单元行上的晶体管电性更优化，进而使本文档来自技高网...

【技术保护点】
1.一种双垂直沟道晶体管，其特征在于，包括：半导体衬底，所述半导体衬底具有沿第二方向延伸的垂直鳍片，所述垂直鳍片具有沿第一方向延伸的第一沟槽，所述第一沟槽底部的鳍片中形成有第二源/漏区，所述第一沟槽侧壁顶部的鳍片中形成有第一源/漏区；以及第一栅极结构，填充在所述第一沟槽中并沿着所述第一方向延伸，所述第一栅极结构位于所述第二源/漏区的上方，所述第一栅极结构的侧壁和所述第一源/漏区被所述第一沟槽暴露的侧壁在高度上至少部分空间重叠。

【技术特征摘要】
1.一种双垂直沟道晶体管，其特征在于，包括：半导体衬底，所述半导体衬底具有沿第二方向延伸的垂直鳍片，所述垂直鳍片具有沿第一方向延伸的第一沟槽，所述第一沟槽底部的鳍片中形成有第二源/漏区，所述第一沟槽侧壁顶部的鳍片中形成有第一源/漏区；以及第一栅极结构，填充在所述第一沟槽中并沿着所述第一方向延伸，所述第一栅极结构位于所述第二源/漏区的上方，所述第一栅极结构的侧壁和所述第一源/漏区被所述第一沟槽暴露的侧壁在高度上至少部分空间重叠。2.如权利要求1所述的双垂直沟道晶体管，其特征在于，所述半导体衬底还具有隔离沟槽，所述隔离沟槽沿所述第一方向延伸并暴露出所述垂直鳍片沿所述第一方向的侧壁，用于实现所述双垂直沟道晶体管与相邻的元件之间的器件隔离，所述隔离沟槽内表面上填充有第二栅极结构，所述第二栅极结构用于向所述双垂直沟道晶体管接入衬底电压。3.如权利要求1所述的双垂直沟道晶体管，其特征在于，所述垂直鳍片的底部中还设有隔离区，所述隔离区沿所述第二方向延伸，且在所述第一沟槽底部延伸的部分位于所述第二源/漏区的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述第二源/漏区在高度上至少部分空间重叠。4.如权利要求1所述的双垂直沟道晶体管，其特征在于，所述第一栅极结构包括栅介质层、栅电极层以及栅极隔离层，所述栅介质层覆盖在所述第一沟槽的侧壁和底表面上，所述栅电极层填充在具有所述栅介质层的第一沟槽中且顶表面低于所述第一源/漏区的顶表面，所述栅极隔离层填满所述栅电极层上方的第一沟槽。5.如权利要求1所述的双垂直沟道晶体管，其特征在于，所述半导体衬底还具有第二沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述垂直鳍片的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面，以使包含所述第二源/漏区在内的所述第一沟槽底部的鳍片的侧壁暴露于所述第二沟槽中，所述第二沟槽中埋设有埋入式导线，所述第一沟槽在第一方向的端部延伸至所述埋入式导线的侧壁，以使所述埋入式导线和第二源/漏区电连接。6.如权利要求5所述的双垂直沟道晶体管，其特征在于，还包括第一介质层，所述第一介质层位于所述第二沟槽中，所述...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34