半导体器件制造技术

一种半导体器件包括：衬底上的掺杂有第一杂质的第一半导体图案；所述第一半导体图案上的第一沟道图案；分别接触所述第一沟道图案的上部边缘表面的掺杂有第二杂质的第二半导体图案；以及至少包括所述第一沟道图案的侧壁的一部分的第一栅极结构。

【技术实现步骤摘要】
半导体器件相关申请交叉引用本申请基于35U.S.C.§119要求2016年11月9日在韩国知识产权局递交的韩国专利申请No.10-2016-0148704的优先权，其全部公开内容通过引用合并于此。
本专利技术构思的示例性实施例涉及半导体器件。更具体地，示例性实施例涉及逻辑器件的晶体管。
技术介绍
在具有核心和输入/输出设备的逻辑器件中，核心晶体管和输入/输出晶体管要求不同的特性。例如，输入/输出晶体管需要比核心晶体管长的栅极长度。当晶体管具有finFET结构时，需要使用附加掩模的附加构图工艺以在核心晶体管和输入/输出晶体管中实现不同的栅极长度。
技术实现思路
根据本专利技术构思的示例性实施例，半导体器件包括：衬底上的掺杂有第一杂质的第一半导体图案；以及第一半导体图案上的第一沟道图案。半导体器件还包括掺杂有第二杂质的第二半导体图案。第二半导体图案分别接触第一沟道图案的上边缘表面。半导体器件还包括包围第一沟道图案的侧壁的至少一部分的第一栅极结构。根据本专利技术构思的示例性实施例，半导体器件包括衬底上的第一晶体管。第一晶体管包括掺杂有第一杂质的第一半导体图案和第一半导体图案上的第一沟道图案。第本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底上的第一半导体图案，所述第一半导体图案掺杂有第一杂质；所述第一半导体图案上的第一沟道图案；第二半导体图案，分别接触所述第一沟道图案的上部边缘表面，所述第二半导体图案中的每一个掺杂有第二杂质；以及第一栅极结构，包围所述第一沟道图案的侧壁的至少一部分。

【技术特征摘要】
2016.11.09 KR 10-2016-01487041.一种半导体器件，包括：衬底上的第一半导体图案，所述第一半导体图案掺杂有第一杂质；所述第一半导体图案上的第一沟道图案；第二半导体图案，分别接触所述第一沟道图案的上部边缘表面，所述第二半导体图案中的每一个掺杂有第二杂质；以及第一栅极结构，包围所述第一沟道图案的侧壁的至少一部分。2.根据权利要求1所述的半导体器件，其中所述第一杂质和所述第二杂质具有彼此相反的导电类型，并且其中所述第一沟道图案没有掺杂杂质。3.根据权利要求1所述的半导体器件，还包括沿与所述衬底的上表面实质上平行的第二方向设置的多个第一沟道图案，所述多个第一沟道图案中的每一个沿与所述衬底的上表面实质上平行并且与所述第二方向实质上垂直的第一方向延伸，其中所述第二半导体图案分别接触所述多个第一沟道图案中的每一个沿第一方向的相对末端。4.根据权利要求3所述的半导体器件，其中所述第二半导体图案中的每一个沿所述第二方向延伸，并且共同接触沿所述第二方向设置的所述多个第一沟道图案的上表面。5.根据权利要求1所述的半导体器件，其中所述第二半导体图案中的每一个接触所述第一栅极结构的上表面。6.根据权利要求1所述的半导体器件，还包括覆盖所述第一栅极结构的至少一部分并且接触所述第二半导体图案中的每一个的下部侧壁的盖层，所述盖层包括氮化物。7.根据权利要求1所述的半导体器件，其中所述第一半导体图案包括n型杂质，并且所述第二半导体图案中的每一个包括掺杂有p型杂质的硅-锗。8.根据权利要求7所述的半导体器件，还包括接触所述第一沟道图案的上表面并且包括掺杂有n型第三杂质的磷化硅的第三半导体图案。9.根据权利要求8所述的半导体器件，还包括覆盖所述第二半导体图案的侧壁并且接触所述第三半导体图案的侧壁的侧墙。10.根据权利要求1所述的半导体器件，其中所述第一半导体图案包括p型杂质，并且所述第二半导体图案中的每一个包括掺杂有n型杂质的磷化硅。11.根据权利要求1所述的半导体器件，其中所述第一栅电极包括：具有高介电常数并且接触所述第一沟道图案的侧壁的电介质图案；以及接触所述电介质图案的栅电极。12.根据权利要求1所述的半导体器件，还包括：所述衬底上的第四半导体图案，所述第四半导体图案掺杂有第四杂质；所述第四半导体图案上的第二沟道图案；所述第二沟道图案上的第五半导体图案，所述第五半导体图案中的每一个掺杂有第五杂质；以及第二栅极结构，包围所述第二沟道图案的侧壁的...

【专利技术属性】
技术研发人员：米克罗·坎托罗，李允逸，李炯锡，许然喆，金竝基，吕昌旼，尹承燦，李东勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR