具备ESD保护电路的半导体装置制造方法及图纸

本发明专利技术提供面积小的ESD保护电路。具备：一端与输入端子（11）连接的、N型阱内的P型扩散电阻（12）；在与电源端子连接的N型阱与扩散电阻（12）之间的二极管（14）；栅极及源极与接地端子连接、漏极与扩散电阻（12）的另一端连接的NMOS晶体管（15）；以及在电源端子与接地端子之间产生的寄生二极管。

【技术实现步骤摘要】
具备ESD保护电路的半导体装置
本专利技术涉及半导体装置。特别是涉及用于保护半导体装置的输入端子的ESD保护电路。
技术介绍
对现有的半导体装置的输入端子的ESD保护电路进行说明。图5是示出现有的输入端子的ESD保护电路的电路图。与输入端子91串联连接的电阻92~93使浪涌从输入端子91向内部电路的传输延迟，防止对内部电路的突入电流。PMOS晶体管94及NMOS晶体管95通常时截止，但在浪涌侵入输入端子91时，利用漏极的PN结的雪崩击穿，使过电流向电源端子或接地端子放电。由此，保护内部电路免于浪涌带来的过电流的影响（例如，参照专利文献1）。现有技术文献专利文献专利文献1：日本特开平11－121750号公报。
技术实现思路
专利技术要解决的问题在现有的保护电路中，需要在电源端子或接地端子与输入端子之间，按每个输入端子分别配置具有使浪涌带来的大电流流过的大面积的PMOS晶体管或NMOS晶体管，有时会妨碍作为半导体装置的IC芯片的面积的缩小。本专利技术是鉴于上述妨碍而做出的，其课题在于提供具有与以往相比面积更小的ESD保护电路的半导体装置。本专利技术为了解决上述课题，提供一种具备ESD保护电路本文档来自技高网...

【技术保护点】
一种具备ESD保护电路的半导体装置，其特征在于，具有：P型半导体衬底；设于所述P型半导体衬底的N型阱；设于所述N型阱内的P型扩散电阻；在所述N型阱与所述P型扩散电阻之间形成的二极管；设于所述P型半导体衬底的第1 NMOS晶体管及第2 NMOS晶体管；设于所述P型半导体衬底的接地端子；以及设于所述N型阱的电源端子，所述P型扩散电阻的一端与输入端子连接，另一端与所述第1 NMOS晶体管的漏极连接，进而与内部电路连接，所述第1 NMOS晶体管的栅极及源极与所述接地端子连接，所述第2 NMOS晶体管的漏极与所述电源端子连接，所述第2 NMOS晶体管的栅极及源极与所述接地端子连接。

【技术特征摘要】
2013.02.06 JP 2013-021626;2013.12.09 JP 2013-254351.一种具备ESD保护电路的半导体装置，其特征在于，具有：P型半导体衬底；设于所述P型半导体衬底的N型阱；设于所述N型阱内的P型扩散电阻；在所述N型阱与所述P型扩散电阻之间形成的二极管；设于所述P型半导体衬底的第1NMOS晶体管及第2NMOS晶体管；设于所述P型半导体衬底的接地端子；以及设于所述N型阱的电源端子，所述P型扩散电阻的一端与输入端子连接，另一端与所述第1NMOS晶体管的漏极连接，进而与内部电路连接，所述第1NMOS晶体管的栅极及源极与所述接地端子连接，所述第2NMOS晶体管的漏极与所述电源端子连接，所述第2NMOS晶体管的栅极及源极与所述接地端子连接。2.如权利要求1所述的具备ESD保护电路的半导体装置，其特征在于，在所述第1NMOS晶体管的栅极带电的电子经由所述第2NMOS晶体管及所述二极管，从所述输入端子引出。3.如权利要求1或2所述的具备ESD保护电路的半导体装置，其特征在于，在所述扩散电阻的另一端与所述内部电路之间，还具备一端与所述扩散电阻的另一端连接、另一端与所述内部电路连接的电阻。4.如权利要求1或2所述的具备ESD保护电路的半导体...

【专利技术属性】
技术研发人员：片仓贵司，原田博文，广瀬嘉胤，
申请(专利权)人：艾普凌科有限公司，
类型：发明
国别省市：日本,JP