一种多开态MOS辅助触发SCR的高压ESD保护方案，可用于片上高压IC的ESD防护。以一种三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件为实施例：主要由P衬底、第一N阱、第一P阱、第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区、第三N+注入区、第四N+注入区、第三P+注入区、第四P+注入区、第五N+注入区、第六N+注入区、第五P+注入区、第六P+注入区、第七N+注入区、第八N+注入区、第七P+注入区、第八P+注入区、多个嵌入的N阱、P阱和多晶硅栅构成。因嵌入SCR结构中的开态PMOS和NMOS管数目可调，一方面可形成多开态MOS辅助触发SCR的ESD电流泄放路径，另一方面还可实现高压ESD保护器件的触发电压可调性，强电压钳制能力和ESD鲁棒性。
【技术实现步骤摘要】
一种多开态MOS辅助触发SCR的高压ESD保护方案
本专利技术属于集成电路的静电放电保护领域，涉及一种ESD保护方案，具体涉及一种多开态MOS辅助触发SCR的高压ESD保护方案，可用于提高片上高压IC的ESD保护可靠性。
技术介绍
随着集成电路(IC)的广泛应用及集成制造工艺特征尺寸的日益减小，IC产品的工作电压逐渐降低，IC对静电放电(ESD)的敏感度也在逐渐增加。因ESD导致IC产品失效的比例在持续上升，已造成巨大的国民经济损失。在当前集成技术快速发展的趋势下，研究与设计可满足不断发展变化的片上ICESD保护需求的ESD保护方案十分重要。目前，针对片上IC的各种ESD防护需求，基于可控硅(SCR)的ESD保护方案已引起了科研人员的密切关注。这是由于SCR具有优越的ESD电流泄放能力，占用的芯片面积较小，且SCR的热击穿风险较小，器件的ESD鲁棒性较强。但是，SCR的突出缺点是器件的维持电压较小，抗闩锁能力较弱。已有的采用扩大寄生三极管的基区宽度、延长ESD电流泄放路径或器件堆栈等方法在提高SCR类保护器件维持电压的同时，通常需要消耗较大的芯片面积。尤其针对高压应用环境IC，现有的ESD保护方法因存在巨大的闩锁风险，难以适用于片上高压IC的ESD防护。传统ESD保护设计中采用的栅接地NMOS或栅接高电位PMOS结构，易因雪崩击穿产生的强电场汇集于器件的漏极与栅交界处，导致发生热击穿，器件的ESD鲁棒性较差。若采用栅接高电位NMOS或栅接地PMOS结构，在ESD应力的作用下，MOS则可在多晶硅栅下方形成低阻导通沟道，器件处于开态。通过在ESD保护方案中利用开态MOS级联的方法，辅助触发SCR结构，将不仅有助于降低ESD保护器件的触发电压和电压钳制能力，还有助于提高ESD保护器件的ESD鲁棒性。本专利技术提出了一种多开态MOS辅助触发SCR的高压ESD保护方案，将多个开态PMOS和NMOS串接并嵌入SCR结构中，一方面，可通过改变嵌入的开态MOS管数目，调整高压ESD保护器件的触发电压，以满足不同被保护电路的ESD设计窗口的需求，另一方面，可避免SCR电流泄放路径发生雪崩击穿效应，使高压ESD保护器件不发生电压回滞，提高器件的抗闩锁能力和ESD鲁棒性。
技术实现思路
针对传统SCR结构在高压ESD保护中抗闩锁能力差，关态MOS器件在ESD保护中ESD鲁棒性弱的问题，本专利技术设计了一种多开态MOS辅助触发SCR的高压ESD保护方案，既充分利用了SCR单位面积强ESD鲁棒性的特点，又通过在SCR结构中嵌入级联开态NMOS与PMOS，可获得一种片上IC的高压ESD保护器件。此外，可根据被保护电路的ESD防护需求以及提供的ESD设计窗口，适当调整嵌入级联开态MOS管数目，调节ESD保护器件的触发电压。根据本专利技术方案制备的ESD保护器件，在ESD脉冲作用下，可形成多开态MOS辅助触发路径和SCR电流泄放路径，实现一种触发电压可调且无电压回滞、强ESD鲁棒性的片上IC高压ESD保护设计方案。本专利技术通过以下技术方案实现：一种多开态MOS辅助触发SCR的高压ESD保护方案，其包括多开态MOS辅助触发路径和SCR电流泄放路径，以灵活调整高压ESD保护器件的触发电压，增强器件的ESD鲁棒性，其特征在于：将多个开态PMOS和NMOS串接并嵌入SCR结构中，形成一种触发电压可调且无电压回滞的高压ESD保护设计方案，以三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件为例，主要由P衬底、第一N阱、第一P阱、第二P阱、第二N阱、第三P阱、第三N阱、第四P阱、第四N阱、第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区、第三N+注入区、第四N+注入区、第三P+注入区、第四P+注入区、第五N+注入区、第六N+注入区、第五P+注入区、第六P+注入区、第七N+注入区、第八N+注入区、第七P+注入区、第八P+注入区、第一多晶硅栅、第二多晶硅栅、第三多晶硅栅、第四多晶硅栅、第五多晶硅栅和第六多晶硅栅构成；在所述P衬底的表面区域从左至右依次设有所述第一N阱和所述第一P阱，所述P衬底的左侧边缘与所述第一N阱的左侧边缘相连，所述第一N阱的右侧边缘与所述第一P阱的左侧边缘相连，所述第一P阱的右侧边缘与所述P衬底的右侧边缘相连；在所述第一N阱的左半部分区域内，嵌入所述第二P阱和所述第三P阱，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第一N+注入区、所述第二P阱、所述第二N阱和所述第三P阱，且所述第二P阱、所述第二N阱和所述第三P阱的左侧边缘均与所述P衬底的左侧边缘相连，所述第二P阱、所述第二N阱和所述第三P阱的右侧边缘均与所述第一N阱的右半部分区域相连，所述第一N阱的下侧边缘与所述第一N+注入区的下侧边缘相连，所述第二P阱的上侧边缘与所述第二N阱的下侧边缘相连，所述第二N阱的上侧边缘与所述第三P阱的下侧边缘相连，所述第三P阱的上侧边缘与所述第一N阱的上侧边缘相连，在所述第一N阱的所述右半部分区域设有一条形版图的所述第一P+注入区；在所述第一P阱的右半部分区域内，嵌入所述第三N阱和所述第四N阱，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第二P+注入区、所述第四N阱、所述第四P阱和所述第三N阱，所述第四N阱、所述第四P阱和所述第三N阱的左侧边缘均与所述第一P阱的左半部分区域相连，所述第四N阱、所述第四P阱和所述第三N阱的右侧边缘均与所述P衬底的右侧边缘相连，所述第一P阱的下侧边缘与所述第二P+注入区的下侧边缘相连，所述第四N阱的上侧边缘与所述第四P阱的下侧边缘相连，所述第四P阱的上侧边缘与所述第三N阱的下侧边缘相连，所述第三N阱的上侧边缘与所述第一P阱的上侧边缘相连，在所述第一P阱的所述左半部分区域设有一条形版图的所述第二N+注入区；在所述第二P阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三N+注入区、所述第一多晶硅栅和所述第四N+注入区，所述第三N+注入区的上侧边缘与所述第一多晶硅栅的下侧边缘相连，所述第一多晶硅栅的上侧边缘与所述第四N+注入区的下侧边缘相连；在所述第二N阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三P+注入区、所述第二多晶硅栅和所述第四P+注入区，所述第三P+注入区的上侧边缘与所述第二多晶硅栅的下侧边缘相连，所述第二多晶硅栅的上侧边缘与所述第四P+注入区的下侧边缘相连；在所述第三P阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第五N+注入区、所述第三多晶硅栅和所述第六N+注入区，所述第五N+注入区的上侧边缘与所述第三多晶硅栅的下侧边缘相连，所述第三多晶硅栅上侧边缘与所述第六N+注入区的下侧边缘相连；在所述第三N阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第六P+注入区、所述第四多晶硅栅和所述第五P+注入区，所述第六P+注入区的上侧边缘与所述第四多晶硅栅的下侧边缘相连，所述第四多晶硅栅上侧边缘与所述第五P+注入区的下侧边缘相连；在所述第四P阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八N+注入区、所述第五多晶硅栅和所述第七N+注入区，所述第八N+本文档来自技高网...
【技术保护点】
一种多开态MOS辅助触发SCR的高压ESD保护方案，其包括多开态MOS辅助触发路径和SCR电流泄放路径，以灵活调整高压ESD保护器件的触发电压，增强器件的ESD鲁棒性，其特征在于：将多个开态PMOS和NMOS串接并嵌入SCR结构中，形成一种触发电压可调且无电压回滞的高压ESD保护设计方案，以三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件为例，主要由P衬底(101)、第一N阱(102)、第一P阱(103)、第二P阱(104)、第二N阱(105)、第三P阱(106)、第三N阱(107)、第四P阱(108)、第四N阱(109)、第一N+注入区(110)、第一P+注入区(111)、第二N+注入区(112)、第二P+注入区(113)、第三N+注入区(114)、第四N+注入区(115)、第三P+注入区(116)、第四P+注入区(117)、第五N+注入区(118)、第六N+注入区(119)、第五P+注入区(120)、第六P+注入区(121)、第七N+注入区(122)、第八N+注入区(123)、第七P+注入区(124)、第八P+注入区(125)、第一多晶硅栅(126)、第二多晶硅栅(127)、第三多晶硅栅(128)、第四多晶硅栅(129)、第五多晶硅栅(130)和第六多晶硅栅(131)构成；在所述P衬底(101)的表面区域从左至右依次设有所述第一N阱(102)和所述第一P阱(103)，所述P衬底(101)的左侧边缘与所述第一N阱(102)的左侧边缘相连，所述第一N阱(102)的右侧边缘与所述第一P阱(103)的左侧边缘相连，所述第一P阱(103)的右侧边缘与所述P衬底(101)的右侧边缘相连；在所述第一N阱(102)的左半部分区域内，嵌入所述第二P阱(104)和所述第三P阱(106)，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第一N+注入区(110)、所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)，且所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)的左侧边缘均与所述P衬底(101)的左侧边缘相连，所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)的右侧边缘均与所述第一N阱(102)的右半部分区域相连，所述第一N阱(102)的下侧边缘与所述第一N+注入区(110)的下侧边缘相连，所述第二P阱(104)的上侧边缘与所述第二N阱(105)的下侧边缘相连，所述第二N阱(105)的上侧边缘与所述第三P阱(106)的下侧边缘相连，所述第三P阱(106)的上侧边缘与所述第一N阱(102)的上侧边缘相连，在所述第一N阱(102)的所述右半部分区域设有一条形版图的所述第一P+注入区(111)；在所述第一P阱(103)的右半部分区域内，嵌入所述第三N阱(107)和所述第四N阱(109)，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第二P+注入区(113)、所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)，所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)的左侧边缘均与所述第一P阱(103)的左半部分区域相连，所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)的右侧边缘均与所述P衬底(101)的右侧边缘相连，所述第一P阱(103)的下侧边缘与所述第二P+注入区(113)的下侧边缘相连，所述第四N阱(109)的上侧边缘与所述第四P阱(108)的下侧边缘相连，所述第四P阱(108)的上侧边缘与所述第三N阱(107)的下侧边缘相连，所述第三N阱(107)的上侧边缘与所述第一P阱(103)的上侧边缘相连，在所述第一P阱(103)的所述左半部分区域设有一条形版图的所述第二N+注入区(112)；在所述第二P阱(104)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三N+注入区(114)、所述第一多晶硅栅(126)和所述第四N+注入区(115)，所述第三N+注入区(114)的上侧边缘与所述第一多晶硅栅(126)的下侧边缘相连，所述第一多晶硅栅(126)的上侧边缘与所述第四N+注入区(115)的下侧边缘相连；在所述第二N阱(105)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三P+注入区(116)、所述第二多晶硅栅(127)和所述第四P+注入区(117)，所述第三P+注入区(116)的上侧边缘与所述第二多晶硅栅(127)的下侧边缘相连，所述第二多晶硅栅(127)的上侧边缘与所述第四P+注入区(117)的下侧边缘相连；在所述第三P阱(106)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第五N+注入区(118)、所述第三多晶硅栅(128)...
【技术特征摘要】
1.一种多开态MOS辅助触发SCR的高压ESD保护方案，其包括多开态MOS辅助触发路径和SCR电流泄放路径，以灵活调整高压ESD保护器件的触发电压，增强器件的ESD鲁棒性，其特征在于：将多个开态PMOS和NMOS串接并嵌入SCR结构中，形成一种触发电压可调且无电压回滞的高压ESD保护设计方案，以三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件为例，主要由P衬底(101)、第一N阱(102)、第一P阱(103)、第二P阱(104)、第二N阱(105)、第三P阱(106)、第三N阱(107)、第四P阱(108)、第四N阱(109)、第一N+注入区(110)、第一P+注入区(111)、第二N+注入区(112)、第二P+注入区(113)、第三N+注入区(114)、第四N+注入区(115)、第三P+注入区(116)、第四P+注入区(117)、第五N+注入区(118)、第六N+注入区(119)、第五P+注入区(120)、第六P+注入区(121)、第七N+注入区(122)、第八N+注入区(123)、第七P+注入区(124)、第八P+注入区(125)、第一多晶硅栅(126)、第二多晶硅栅(127)、第三多晶硅栅(128)、第四多晶硅栅(129)、第五多晶硅栅(130)和第六多晶硅栅(131)构成；在所述P衬底(101)的表面区域从左至右依次设有所述第一N阱(102)和所述第一P阱(103)，所述P衬底(101)的左侧边缘与所述第一N阱(102)的左侧边缘相连，所述第一N阱(102)的右侧边缘与所述第一P阱(103)的左侧边缘相连，所述第一P阱(103)的右侧边缘与所述P衬底(101)的右侧边缘相连；在所述第一N阱(102)的左半部分区域内，嵌入所述第二P阱(104)和所述第三P阱(106)，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第一N+注入区(110)、所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)，且所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)的左侧边缘均与所述P衬底(101)的左侧边缘相连，所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)的右侧边缘均与所述第一N阱(102)的右半部分区域相连，所述第一N阱(102)的下侧边缘与所述第一N+注入区(110)的下侧边缘相连，所述第二P阱(104)的上侧边缘与所述第二N阱(105)的下侧边缘相连，所述第二N阱(105)的上侧边缘与所述第三P阱(106)的下侧边缘相连，所述第三P阱(106)的上侧边缘与所述第一N阱(102)的上侧边缘相连，在所述第一N阱(102)的所述右半部分区域设有一条形版图的所述第一P+注入区(111)；在所述第一P阱(103)的右半部分区域内，嵌入所述第三N阱(107)和所述第四N阱(109)，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第二P+注入区(113)、所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)，所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)的左侧边缘均与所述第一P阱(103)的左半部分区域相连，所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)的右侧边缘均与所述P衬底(101)的右侧边缘相连，所述第一P阱(103)的下侧边缘与所述第二P+注入区(113)的下侧边缘相连，所述第四N阱(109)的上侧边缘与所述第四P阱(108)的下侧边缘相连，所述第四P阱(108)的上侧边缘与所述第三N阱(107)的下侧边缘相连，所述第三N阱(107)的上侧边缘与所述第一P阱(103)的上侧边缘相连，在所述第一P阱(103)的所述左半部分区域设有一条形版图的所述第二N+注入区(112)；在所述第二P阱(104)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三N+注入区(114)、所述第一多晶硅栅(126)和所述第四N+注入区(115)，所述第三N+注入区(114)的上侧边缘与所述第一多晶硅栅(126)的下侧边缘相连，所述第一多晶硅栅(126)的上侧边缘与所述第四N+注入区(115)的下侧边缘相连；在所述第二N阱(105)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三P+注入区(116)、所述第二多晶硅栅(127)和所述第四P+注入区(117)，所述第三P+注入区(116)的上侧边缘与所述第二多晶硅栅(127)的下侧边缘相连，所述第二多晶硅栅(127)的上侧边缘与所述第四P+注入区(117)的下侧边缘相连；在所述第三P阱(106)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第五N+注入区(118)、所述第三多晶硅栅(128)和所述第六N+注入区(119)，所述第五N+注入区(118)的上侧边缘与所述第三多晶硅栅...
【专利技术属性】
技术研发人员：梁海莲，彭宏伟，顾晓峰，
申请(专利权)人：江南大学，
类型：发明
国别省市：江苏,32
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