半导体存储装置及存储系统制造方法及图纸

本发明专利技术涉及一种半导体存储装置及存储系统。实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1存储器单元(SU0)，包含依次积层在半导体衬底的上方的第1至第4存储单元(MT)；第2存储器单元(SU1)，包含依次积层在半导体衬底的上方的第5至第8存储单元(MT)；第1字线(WL1)，连接于第1及第5存储单元的栅极；第2字线(WL2)，连接于第2及第6存储单元的栅极；第3字线(WL3)，连接于第3及第7存储单元的栅极；及第4字线(WL4)，连接于第4及第8存储单元的栅极。在写入动作中，按照第4存储单元(MT)、第1存储单元(MT)、第8存储单元(MT)、第5存储单元(MT)的顺序进行写入。

Semiconductor memory device and storage system

The invention relates to a semiconductor memory device and a storage system. Embodiments provide a semiconductor memory device capable of improving reliability. The semiconductor memory device includes: first mode memory unit (SU0), followed by first to fourth in layer includes a semiconductor substrate of the storage unit (MT); second memory unit (SU1), followed by fifth to eighth in layer includes a semiconductor substrate of the storage unit (MT); the first word line (WL1) and the gate is connected to the first and 5 storage units; second word line (WL2), the gate is connected to the second and 6 storage units; third word line (WL3), the gate is connected to the third and 7 storage units; and the 4 word line (WL4), the gate is connected to the fourth and 8 storage units. In the write operation, the write is executed in the order of the fourth memory cell (MT), the first memory cell (MT), the eighth memory cell (MT), and the fifth memory cell (MT).

【技术实现步骤摘要】
半导体存储装置及存储系统[相关申请]本申请享有以日本专利申请2016-50113号(申请日：2016年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置及存储系统。
技术介绍
作为半导体存储装置，已知有NAND(NotAND，与非)型闪速存储器。
技术实现思路
实施方式提供一种能够提高可靠性的半导体存储装置及存储系统。实施方式的半导体存储装置包含：第1存储器单元，包含依次积层在半导体衬底的上方的第1至第4存储单元；第2存储器单元，包含依次积层在半导体衬底的上方的第5至第8存储单元；第1字线，连接于第1及第5存储单元的栅极；第2字线，连接于第2及第6存储单元的栅极；第3字线，连接于第3及第7存储单元的栅极；及第4字线，连接于第4及第8存储单元的栅极。在写入动作中，按照第4存储单元、第1存储单元、第8存储单元、第5存储单元的顺序进行写入。附图说明图1是第1实施方式的存储系统的框图。图2是第1实施方式的半导体存储装置的框图。图3是第1实施方式的半导体存储装置中的存储单元阵列的电路图。图4是第1实施方式的半导体存储装置中的存储单元阵本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于包括：第1存储器单元，包含依次积层在半导体衬底的上方的第1至第4存储单元；第2存储器单元，包含依次积层在所述半导体衬底的上方的第5至第8存储单元；第1字线，连接于所述第1及第5存储单元的栅极；第2字线，连接于所述第2及第6存储单元的栅极；第3字线，连接于所述第3及第7存储单元的栅极；及第4字线，连接于所述第4及第8存储单元的栅极；且在写入动作中，按照所述第4存储单元、所述第1存储单元、所述第8存储单元、所述第5存储单元的顺序进行写入。

【技术特征摘要】
2016.03.14 JP 2016-0501131.一种半导体存储装置，其特征在于包括：第1存储器单元，包含依次积层在半导体衬底的上方的第1至第4存储单元；第2存储器单元，包含依次积层在所述半导体衬底的上方的第5至第8存储单元；第1字线，连接于所述第1及第5存储单元的栅极；第2字线，连接于所述第2及第6存储单元的栅极；第3字线，连接于所述第3及第7存储单元的栅极；及第4字线，连接于所述第4及第8存储单元的栅极；且在写入动作中，按照所述第4存储单元、所述第1存储单元、所述第8存储单元、所述第5存储单元的顺序进行写入。2.根据权利要求1所述的半导体存储装置，其特征在于：在所述写入动作中，对所述第4存储单元进行写入时，所述第2及第6存储单元为已完成写入的状态，所述第3及第7存储单元为尚未写入的状态。3.一种存储系统，其特征在于包括半导体存储装置与控制器，所述半导体存储装置包括：第1存储器单元，包含依次积层在半导体衬底的上方的第1至第4存储单元；第2存储器单元，包含依次积层在所述半导体衬底的上方的第5至第8存储单元；第1字线，连接于所述第1及第5...

【专利技术属性】
技术研发人员：沙納德·布什納克，赤嶺公之，白川政信，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP