半导体存储装置制造方法及图纸
Semiconductor memory device
Embodiments of the present invention provide a semiconductor memory device that can enhance processing power. The implementation of the semiconductor memory device contains first storage units can be set for any threshold voltage of at least 4 threshold voltage of the bit line (MT), first (BL), word line (WL), and connected to the first bit line (BL) of the first sense amplifier (SAU). The first sense amplifier (SAU) is on the word line (WL) first verification operations applied voltage first, on the first bit line (BL) application of the charging voltage (VPCH), the word line (WL) second verification operation second voltage than first high voltage in the first bit line (BL, right the charging voltage applied) (VPCH), the word line (WL) third verification operation third voltage than second high voltage in the first bit line (BL) application of the charging voltage (VPCH).
【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请享有以日本专利申请2016-25096号(申请日：2016年2月12日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有NAND型闪速存储器。
技术实现思路
本专利技术的实施方式提供一种可提升处理能力的半导体存储装置。实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元、连接于第1存储单元的第1位线、连接于第1存储单元的栅极的字线、及连接于第1位线的第1感应放大器。在将数据写入至第1存储单元的程序操作之后，进行确认第1存储单元的阈值电压的验证操作。在对字线施加第1电压的第1验证操作中，第1感应放大器对第1位线施加充电电压。在对字线施加比第1电压高的第2电压的第2验证操作中，第1感应放大器不对第1位线施加充电电压。在对字线施加比第2电压高的第3电压的第3验证操作中，第1感应放大器对第1位线施加充电电压。可提供一种能够通过适用所述实施方式而提升处理能力的半导体存储装置。另外，实施方式并非限定于所述说明的方式，而可进...
【技术保护点】
一种半导体存储装置，其特征在于具备：第1存储单元，可设定为至少4个阈值电压中的任一个阈值电压；第1位线，连接于所述第1存储单元；字线，连接于所述第1存储单元的栅极；及第1感应放大器，连接于所述第1位线；在将数据写入至所述第1存储单元的程序操作之后，进行确认所述第1存储单元的阈值电压的验证操作，在对所述字线施加第1电压的第1验证操作中，所述第1感应放大器对所述第1位线施加充电电压，在对所述字线施加比所述第1电压高的第2电压的第2验证操作中，所述第1感应放大器不对所述第1位线施加所述充电电压，在对所述字线施加比所述第2电压高的第3电压的第3验证操作中，所述第1感应放大器对所述第...
【技术特征摘要】
2016.02.12 JP 2016-0250961.一种半导体存储装置，其特征在于具备：第1存储单元，可设定为至少4个阈值电压中的任一个阈值电压；第1位线，连接于所述第1存储单元；字线，连接于所述第1存储单元的栅极；及第1感应放大器，连接于所述第1位线；在将数据写入至所述第1存储单元的程序操作之后，进行确认所述第1存储单元的阈值电压的验证操作，在对所述字线施加第1电压的第1验证操作中，所述第1感应放大器对所述第1位线施加充电电压，在对所述字线施加比所述第1电压高的第2电压的第2验证操作中，所述第1感应放大器不对所述第1位线施加所述充电电压，在对所述字线施加比所述第2电压高的第3电压的第3验证操作中，所述第1感应放大器对所述第1位线施加所述充电电压。2.根据权利要求1所述的半导体存储装置，其特征在于更具备：第2存储单元，可设定为至少所述4个阈值电压中的任一个阈值电压；第2位线，连接于所述第2存储单元；及第2感应放大器，连接于所述第2位线；在所述第1验证操作中，所述第2感应放大器不对所述第2位线施加所述充电电压，在所述第2验证操作中，所述第2感应放大器对所述第2位线施加所述充电电压，在所述第3验证操作中，所述第2感应放大器不对所述第2位线施加所述充电电压。3.根据权利要求1所述的半导体存储装置，其特征在于：所述第1验证操作是对应于第1数据的程序操作，所述第2验证操作是对应于与所述第1数据不同的第2数据的程序操作，所述第3验证操作是对应于与所述第1及第2数据不同的第3数据的程序操作，在将所述数据写入至所述第1存储单元的所述程序操作中，将所述第1及第3数据的1个数据写入至所述第1存储单元。4.根据权利要求2所述的半导体存储装置，其特征在于：所述第1验证操作是对应于第1数据的程序操作，所述第2验证操作是对应于与所述第1数据不同的第2数据的程序操作，所述第3验证操作是对应于与所述第1及第2数据不同的第3数据的程序操作，在将所述数据写入至所述第1存储单元的所述程序操作中，将所述第1及第3数据的1个...
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