存储器装置、其外围电路及其单字节数据写入方法制造方法及图纸

存储器装置、其外围电路及其单字节数据写入方法。外围电路包括一Y解码器、一分页缓冲器及一写入电路。写入电路通过Y解码器耦接一存储器阵列及分页缓冲器，并且接收一字节的一编程数据。写入电路依据编程数据对应的一存储器地址通过Y解码器读取存储器阵列所存储的多字节的一阵列数据，以将所读取的阵列数据通过Y解码器写入至分页缓冲器。接着，编程数据通过写入电路及Y解码器写入至存储器阵列，并且阵列数据由分页缓冲器写入至存储器阵列。

Memory device, peripheral circuit and single byte data writing method thereof

Memory device, peripheral circuit and single byte data writing method thereof. The peripheral circuit includes a Y decoder, a paging buffer, and a write circuit. The write circuit is coupled to a memory array and paging buffer via the Y decoder and receives a byte of programming data. A multi byte array data is written to a memory address circuit according to programming data corresponding to the Y decoder by reading a memory array stored in an array, data will be read by the Y decoder is written to a page buffer. Next, the programming data is written to the memory array via the write circuit and the Y decoder, and the array data is written to the memory array by paging buffer.

【技术实现步骤摘要】
存储器装置、其外围电路及其单字节数据写入方法
本专利技术涉及一种存储器装置，且特别涉及一种存储器装置、其外围电路及其单字节数据写入方法。
技术介绍
在目前，随着科学与技术的快速发展，非易失性存储器已广泛用于电子装置中，并且非易失性存储器(例如，快闪存储器)用以存储电子装置的信息，且非易失性存储器对于电子装置的重要的日益增加。然而，受限于非易失性存储器的半导体结构，非易失性存储器的写入是以分页为单位，而不是单字节，因此会影响非易失性存储器的写入效能。
技术实现思路
本专利技术提供一种存储器装置、其外围电路及其单字节数据写入方法，可接收单字节的编程数据并且对应地对存储器阵列进行数据更新。本专利技术的存储器装置的外围电路，包括一Y解码器、一分页缓冲器、一写入电路及一感测放大器。Y解码器耦接存储器装置的一存储器阵列。分页缓冲器耦接存储器阵列及Y解码器。写入电路通过Y解码器耦接存储器阵列及分页缓冲器，并且接收一字节的一编程数据。感测放大器耦接于Y解码器与写入电路之间，以通过Y解码器读取存储器阵列所存储的多字节的一阵列数据后提供阵列数据至写入电路。所读取的阵列数据是依据编程数据对应的一存储器地址，并本文档来自技高网...

【技术保护点】
一种存储器装置的外围电路，其待征在于，包括：Y解码器，耦接该存储器装置的存储器阵列；分页缓冲器，耦接该存储器阵列及该Y解码器；写入电路，通过该Y解码器耦接该存储器阵列及该分页缓冲器，并且接收一字节的编程数据；以及感测放大器，耦接于该Y解码器与该写入电路之间，以通过该Y解码器读取该存储器阵列所存储的多字节的阵列数据后提供至该写入电路；其中，所读取的该阵列数据是依据该编程数据对应的存储器地址，所读取的该阵列数据是通过该Y解码器写入至该分页缓冲器，并且接着该编程数据通过该写入电路及该Y解码器写入至该存储器阵列，并且该阵列数据由该分页缓冲器写入至该存储器阵列。

【技术特征摘要】
2016.01.19 US 62/280,6831.一种存储器装置的外围电路，其待征在于，包括：Y解码器，耦接该存储器装置的存储器阵列；分页缓冲器，耦接该存储器阵列及该Y解码器；写入电路，通过该Y解码器耦接该存储器阵列及该分页缓冲器，并且接收一字节的编程数据；以及感测放大器，耦接于该Y解码器与该写入电路之间，以通过该Y解码器读取该存储器阵列所存储的多字节的阵列数据后提供至该写入电路；其中，所读取的该阵列数据是依据该编程数据对应的存储器地址，所读取的该阵列数据是通过该Y解码器写入至该分页缓冲器，并且接着该编程数据通过该写入电路及该Y解码器写入至该存储器阵列，并且该阵列数据由该分页缓冲器写入至该存储器阵列。2.如权利要求1所述的外围电路，其待征在于，该存储器地址包括字线地址及位线地址，并且该编程数据与该阵列数据对应同一字线地址。3.如权利要求2所述的外围电路，其待征在于，还包括字线解码器，依据该字线地址驱动该存储器阵列。4.如权利要求1所述的外围电路，其待征在于，该存储器阵列具有多个存储器胞，并且在该写入电路将该阵列数据写入至该分页缓冲器后，抹除该存储器地址对应的这些存储器胞及该阵列数据对应的这些存储器胞。5.如权利要求1所述的外围电路，其待征在于，该Y解码器及该分页缓冲器通过多条位线耦接至该存储器阵列。6.如权利要求5所述的外围电路，其待征在于，该存储器阵列具有多个存储器胞，该Y解码器具有多个解码单元，并且该分页缓冲器具有多个缓冲单元，其中各这些解码单元及各这些缓冲单元通过对应的位线耦接至对应的存储器胞。7.如权利要求6所述的外围电路，其待征在于，各这些缓冲单元包括：第一传输门，具有耦接对应的位线的第一端、耦接内部锁存节点的第二端、接收页面缓冲致能信号的正控制端、以及接收反相页面缓冲致能信号的负控制端；第一反相器，具有耦接该内部锁存节点的输入端及输出端；三态反相器，具有耦接该第一反相器的该输出端的输入端、以及耦接该内部锁存节点的输出端，其中该三态反相器受控于该页面缓冲致能信号及Y解码信号。8.如权利要求7所述的外围电路，其待征在于，该三态反相器包括：第一晶体管，具有接收第一参考电压的第一源/漏极、接收该Y解码信号的第一栅极、以及第二源/漏极；第二晶体管，具有耦接该第二源/漏极的第三源/漏极、耦接该输入端的第二栅极、以及耦接该输出端的第四源/漏极；第三晶体管，具有耦接该输出端的第五源/漏极、耦接该输入端的第三栅极、以及第六源/漏极；第四晶体管，具有耦接该第六源/漏极的第七源/漏极、接收反相Y解码信号的第四栅极、以及接收第二参考电压的第八源/漏极；第五晶体管，具有接收该第一参考电压的第九源/漏极、接收该页面缓冲致能信号的第五栅极、以及耦接该第二源/漏极的第十源/漏极；以及第六晶体管，具有耦接该第六源/漏极的第十一源/漏极、接收该反相页面缓冲致能信号的第六栅极、以及接收该第二参考电压的第十二源/漏极。9.如权利要求8所述的外围电路，其待征在于，该Y解码器通过多条数据线耦接至该写入电路。10.如权利要求9所述的外围电路，其待征在于，各这些解码单元包括：第二传输门，具有耦接对应的位线的第一端、耦接对应的数据线的第二端、接收该Y解码信号的正控制端、以及接收该反相Y解码信号的负控制端。11.如权利要求9所述的外围电路，其待征在于，该写入电路具有多个写入单元，并且各这些写入单元包括：第三传输门，具有接收该阵列数据的第一端、第二端、接收反相数据选择信号的正控制端、以及接收数据选择信号的负控制端；第四传输门，具有接收该编程数据的第一端、耦接该第三传输门的该第二端的第二端、接收该数据选择...

【专利技术属性】
技术研发人员：林义琅，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71