半导体存储装置及其动作方法制造方法及图纸

本发明专利技术提供一种半导体存储装置及其动作方法，抑制了因浮动栅极耦合造成的影响而可靠性高。本发明专利技术的半导体存储装置包括：存储器阵列，形成有多个NAND串；行选择部件，选择存储器阵列的行；以及位线选择电路(200)，选择所选择的行的偶数页面或奇数页面。偶数页面(BL0、BL1、BL4、BL5)包含多对邻接的一对位线，奇数页面(BL2、BL3、BL6、BL7)包含多对邻接的一对位线，偶数页面的位线对与奇数页面的位线对交替地配置。

Semiconductor memory device and method of operation thereof

The present invention provides a semiconductor memory device and an operation method thereof, and the effect of the coupling of the floating gate is suppressed, and the reliability is high. The semiconductor memory device includes a memory array, a plurality of NAND strings; select components, select the memory array; and a bit line selection circuit (200), choose the line even or odd page page. Even pages (BL0, BL1, BL4, BL5) a bit line contains more than the adjacent, odd pages (BL2, BL3, BL6, BL7) a bit line contains more than of adjacent bit line on the page, even and odd bit lines are arranged alternately on the page.

【技术实现步骤摘要】
半导体存储装置及其动作方法
本专利技术涉及一种半导体存储装置及其动作方法，尤其涉及与非(NAND)型闪速存储器(flashmemory)的偶数页面(page)或奇数页面的选择方法。
技术介绍
在NAND型的闪速存储器中，进行页面的读出或编程(program)时，为了抑制因位线(bitline)间的电容耦合(capacitycoupling)引起的噪声(noise)，将1条字线(wordline)分成偶数页面与奇数页面而使其动作。例如，进行偶数页面的读出时，将奇数页面接地，进行奇数页面的读出时，将偶数页面接地，而且，进行偶数页面的编程时，将奇数页面设为禁止编程，进行奇数页面的编程时，将偶数页面设为禁止编程(例如专利文献1)。现有技术文献专利文献专利文献1：日本专利特开平11-176177号公报[专利技术所要解决的课题]图1是对以往的NAND型闪速存储器中的位线选择方法进行说明的图。存储器阵列(memoryarray)的NAND串(string)分别经由位线BL0、BL1、…BL7(作为一例，显示8条位线)而连接于页面缓冲器(pagebuffer)/读出(sense)电路。此处，位线BL本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于包括：存储器阵列，形成有多个与非串；行选择部件，选择所述存储器阵列的行；以及页面选择部件，选择由所述行选择部件所选择的行的偶数页面或奇数页面，所述偶数页面包含多对邻接的一对位线，所述奇数页面包含多对邻接的一对位线，所述偶数页面的位线对与所述奇数页面的位线对交替。

【技术特征摘要】
2016.01.18 JP 2016-0072611.一种半导体存储装置，其特征在于包括：存储器阵列，形成有多个与非串；行选择部件，选择所述存储器阵列的行；以及页面选择部件，选择由所述行选择部件所选择的行的偶数页面或奇数页面，所述偶数页面包含多对邻接的一对位线，所述奇数页面包含多对邻接的一对位线，所述偶数页面的位线对与所述奇数页面的位线对交替。2.根据权利要求1所述的半导体存储装置，其特征在于，所述页面选择部件包括：偶数页面选择用晶体管，选择所述偶数页面的位线对；以及奇数页面选择用晶体管，选择所述奇数页面的位线对。3.根据权利要求1或2所述的半导体存储装置，其特征在于，所述半导体存储装置还包括由所述偶数页面及所述奇数页面所共用的页面缓冲器及读出电路。4.根据权利要求1或2所述的半导体存储装置，其特征在于，所述偶数页面的位线对中的其中一条位线与所述奇数页面的位线对中的其中一条位线共同连接于第1全局位线，所述偶数页面的位线对中的另一条位线与所述奇数页面的位线对中的另一条位线共同连接于第2全局位线。5.根据权利要求4所述的半导体存储装置，其特征在于，所述偶数页面的所述其中一条位线连接于所述偶数页面选择用晶体管的第1扩散区域，所述奇数页面的所述其中一条位线连接于所述奇数页面选择用晶体管的第1扩散区域，所述偶数页面选择用晶体管与所述奇数页面选择用晶体管共同的第2扩散区域连接于所述第1全局位线。6.根据权利要求1或2所述的半导体存储装置，其特征在于，所述半导体存储装置还包括对读出动作或编程动作进行控制的控制部件，所述控制部件控制所述页面选择部件，当进行所述偶数页面的读出时，进行所述偶数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将所述偶数页面的位线对中的另一条位线设定为地线电位，接下来，进行所述偶数页面的位线对中的所述另一条位线的存储单元的读出，在此期间，将所述偶数页面的位线对中的所述其中一条位线设定为地线电位，当进行所述奇数页面的读出时，进行所述奇数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将所述奇数页面的位线对中的另一条位线设定为地线电位，接下来，进行所述奇数页面的位线对中的所述另一条位线的存储单元的读出，在此期间，将所述奇数页面的位线对中的所述其中一条位线设定为地线电位。7.根据权利要求1或2所述的半导体存储装置，其特征在于，所述...

【专利技术属性】
技术研发人员：须藤直昭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71