本发明专利技术的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置(10)具备：第1存储器单元，能够存储n比特的数据；第2存储器单元，能够存储m比特(m＞n)的数据；以及读出放大器(12)，对第1及第2存储器单元进行数据的读取及写入。在半导体存储装置(10)从控制器(20)接收到第1命令时，读出放大器(12)将第1数据写入至第1存储器单元。然后，读出放大器(12)在写入后从第1存储器单元读取第1数据，将第1数据与所读取出的第1数据进行比较。在半导体存储装置(10)从控制器(20)接收到第2命令的情况下，读出放大器(12)将从第1存储器单元读取的第1数据或从控制器(20)接收的第2数据写入至第2存储器单元。
【技术实现步骤摘要】
半导体存储装置及存储器系统[相关申请]本申请享有以日本专利申请2016-38942号(申请日：2016年3月1日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置及存储器系统。
技术介绍
已知有如下存储器系统：具备半导体存储装置及控制器，所述半导体存储装置具有使用存储1比特的数据的存储器单元的高速缓存区域与使用存储2比特以上的存储器单元的存储区域。
技术实现思路
本专利技术的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置具备：第1存储器单元，能够存储n比特(n为1以上的自然数)的数据；第2存储器单元，能够存储m比特(m为2以上的自然数，m＞n)的数据；以及读出放大器，对第1及第2存储器单元进行数据的读取及写入。在半导体存储装置从控制器接收到第1命令时，读出放大器将第1数据写入至第1存储器单元。然后，读出放大器在写入后从第1存储器单元读取第1数据，并将第1数据与所读取出的第1数据进行比较。在半导体存储装置从控制器接收到第2命令的情况下，读出放大器将从第1存储器单元读取出的第1数据或从控制器接收到的第2数据写入至第2存储器单元。附图说明图1是第1实施方式的存储器系统的框图。图2是第1实施方式的存储器系统所具备的半导体存储装置的框图。图3是第1实施方式的存储器系统所具备的半导体存储装置所包含的存储器单元阵列及读出放大器模块的电路图。图4是第1实施方式的存储器系统中的写入动作的流程图。图5是第1实施方式的存储器系统中的第1写入动作的流程图。图6是第1实施方式的存储器系统中的第1写入动作时的状态读取结果。图7是存储在第1实施方式的存储器系统所具备的控制器中的错误订正标记信息的数据表。图8是第1实施方式的存储器系统中的第1写入动作的时序图。图9是第1实施方式的存储器系统中的第1写入动作的指令顺序。图10是第1实施方式的存储器系统中的第2写入动作的流程图。图11是第1实施方式的存储器系统中的第2写入动作的指令顺序。图12是第1实施方式的存储器系统中的第2写入动作的说明图。图13是第1实施方式的存储器系统中的第2写入动作的说明图。图14是说明第2实施方式的存储器系统所具备的半导体存储装置所包含的存储器单元晶体管的阈值分布的图。图15是第2实施方式的存储器系统中的第1写入动作的流程图。图16是第2实施方式的存储器系统中的第1写入动作时的状态读取结果。图17是第2实施方式的存储器系统中的第2写入动作的流程图。图18是第1实施方式的存储器系统中的第2写入动作的指令顺序。具体实施方式以下，参照附图对实施方式进行说明。此外，在以下的说明中，对于具有相同功能及构成的要素标注共通的参照符号。[1]第1实施方式以下，对第1实施方式的半导体存储装置及存储器系统进行说明。[1-1]存储器系统1的构成首先，使用图1对存储器系统的构成进行说明。在图1中示出存储器系统的框图。如图1所示，存储器系统1具备半导体存储装置10及控制器20。半导体存储装置10是非易失地存储数据的NAND(NOTAND，与非)型闪存。在下文中对半导体存储装置10的构成的详细内容进行叙述。控制器20响应来自外部的主机机器的命令而命令半导体存储装置10执行读取、写入及删除等。另外，控制器20对半导体存储装置10中的存储器空间进行管理。如图1所示，控制器20具备处理器(CPU)21、内置存储器(RAM)22、寄存器23、ECC(ErrorCheckingandCorrecting，错误检查与订正)电路24、NAND接口电路25、缓冲存储器26及主机接口电路27。处理器21对控制器20整体的动作进行控制。例如，处理器21响应从主机机器接收的写入命令，发布基于NAND接口的写入命令。该动作在读取及删除的情况下也同样。内置存储器22及寄存器23例如为DRAM(DynamicRandomAccessMemory，动态随机存取存储器)等半导体存储器，且被用作处理器21的作业区域。内置存储器22保存用来管理半导体存储装置10的固件或各种管理表等。寄存器23保存在高速缓存写入动作时从半导体存储装置10接收的错误订正标记。ECC电路24进行数据的错误订正(ECC：ErrorCheckingandCorrecting)处理。具体来说，ECC电路24在写入数据时基于写入数据而产生奇偶校验(parity)。然后，ECC电路24在读取数据时根据奇偶校验产生校验子来检测错误，并对所检测出的错误进行订正。NAND接口电路25与半导体存储装置10连接，并负责与半导体存储装置10的通信。例如，NAND接口电路25根据处理器21的指示将指令CMD、地址信息ADD及数据DAT发送至半导体存储装置10。另外，NAND接口电路25从半导体存储装置10接收状态信息STS及数据DAT。该状态信息STS例如包含错误订正标记或待命/忙碌信息。错误订正标记及待命/忙碌信息的详细内容在下文中进行叙述。缓冲存储器26暂时保存控制器20从半导体存储装置10及主机机器接收的数据等。主机接口电路27经由未图示的主机总线与主机机器连接，并负责与主机机器的通信。例如，主机接口电路27将从主机机器接收的命令及数据分别传输至处理器21及缓冲存储器26。此外，也可为在所述构成中未设置ECC电路24，处理器21具有ECC电路24的功能。另外，内置存储器22及寄存器23也可由1个半导体存储器构成。另外，NAND总线所含之信号线DQ的条数并不限定于此，可以进行各种变更。[1-1-1]半导体存储装置10的构成接下来，使用图2对半导体存储装置10的构成进行说明。在图2中示出半导体存储装置10的框图。如图2所示，半导体存储装置10具备存储器单元阵列11、读出放大器模块12、行解码器13、输入输出电路14、寄存器15、逻辑控制电路16、定序器17、待命/忙碌控制电路18及电压产生电路19。存储器单元阵列11具备多个区块BLK，在图2中例示多个区块BLK中的区块BLK0～BLK3。区块BLK是与比特线及字线建立关联的多个非易失性存储器单元的集合，例如成为数据的删除单位。在半导体存储装置10中，例如区块BLK0被用作高速缓存区域，区块BLK1～BLK3被用作存储区域。高速缓存区域是暂时保存写入数据的存储区域。该高速缓存区域应用使存储器单元存储1比特的数据的SLC(Single-LevelCell，单级单元)方式。相对于此，存储区域是每单位面积的存储容量大于高速缓存区域的存储区域，是数据的保存区域。该存储区域应用使存储器单元存储2比特以上的数据的MLC(Multi-LevelCell，多级单元)方式。因此，关于高速地写入数据，高速缓存区域比存储区域更优异。相对于此，就保存大容量的数据的方面来说，存储区域比高速缓存区域更优异。因此，在从控制器20接收数据的写入命令时，数据首先被暂时写入至高速缓存区域。其后，在任意时间点(例如空白时间)将写入至高速缓存区域的数据传输至存储区域。由此，能够兼顾数据的高速写入与大容量化。本实施方式是以应用使存储区域的存储器单元存储3比特的数据的TLC(Triple-LevelCell，三级单元)方式的情况为例进行说明。读出放大器模块12从本文档来自技高网...
【技术保护点】
一种半导体存储装置，其特征在于具备：第1存储器单元，能够存储n比特(n为1以上的自然数)的数据；第2存储器单元，能够存储m比特(m为2以上的自然数，m＞n)的数据；以及读出放大器，对所述第1及第2存储器单元进行数据的读取及写入；在从外部的控制器接收到第1命令时，所述读出放大器将第1数据写入至所述第1存储器单元，在所述写入之后从所述第1存储器单元读取所述第1数据，并将所述第1数据与所述读取出的第1数据进行比较，在接收所述第1命令后接收到与该第1命令不同的第2命令时，基于所述比较结果，所述读出放大器将从所述第1存储器单元读取出的所述第1数据或从所述控制器接收到的第2数据写入至所述第2存储器单元。
【技术特征摘要】
2016.03.01 JP 2016-0389421.一种半导体存储装置，其特征在于具备：第1存储器单元，能够存储n比特(n为1以上的自然数)的数据；第2存储器单元，能够存储m比特(m为2以上的自然数，m＞n)的数据；以及读出放大器，对所述第1及第2存储器单元进行数据的读取及写入；在从外部的控制器接收到第1命令时，所述读出放大器将第1数据写入至所述第1存储器单元，在所述写入之后从所述第1存储器单元读取所述第1数据，并将所述第1数据与所述读取出的第1数据进行比较，在接收所述第1命令后接收到与该第1命令不同的第2命令时，基于所述比较结果，所述读出放大器将从所述第1存储器单元读取出的所述第1数据或从所述控制器接收到的第2数据写入至所述第2存储器单元。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第2数据是对从所述第1存储器单元读取的所述第1数据进行错误订正处理后的数据。3.根据权利要求2所述的半导体存储装置，其特征在于：所述错误订正处理是通过所述控制器而进行。4.根据权利要求1所述的半导体存储装置，其特征在于：基于所述比较结果，设定表示是否需要对写入至所述第1存储器单元的所述第1数据进行错误订正处理的标记，在所述标记尚未确立的情况下，在所述第2命令中，所述读出放大器将从所述第1存储器单元读取的所述第1数据直接写入至所述第2存储器单元，在所述标记已确立的情况下，所述控制器对从所述第1存储器单元读取的所述第1数据进行错误订正处理，并将错误订正结果作为所述第2数据发送至所述半导体存储装置，且所述读出放大器将所述第2数据写入至所述第2存储器单元。5.一种半导体存储装置，其特征在于具备：第1存储器单元，能够存储n比特(n为1以上的自然数)的数据；第2存储器单元，能够存储m比特(m为2以上的自然数，m＞n)的数据；以及读出放大器，对所述第1及第2存储器单元进行数据的读取及写入；在从外部的控制器接收到第1命令时，所述读出放大器将第1数据写入至所述第1存储器...
【专利技术属性】
技术研发人员：本间充祥，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP
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