非易失性分裂栅存储器装置及其操作方法制造方法及图纸

本发明专利技术公开了一种具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在所述半导体衬底中以多个行和列布置。每个存储器单元包括位于所述半导体衬底表面上的第二导电类型的第一区，以及位于所述半导体衬底表面上的所述第二导电类型的第二区。沟道区位于所述第一区和所述第二区之间。字线覆盖在所述沟道区的第一部分上面并与其绝缘，并且与所述第一区相邻且几乎不与或完全不与所述第一区重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，随后将第一负电压施加至未选择存储器单元的字线。在编程、读取或擦除操作期间，可将负电压施加至所述未选择存储器单元的所述字线。

【技术实现步骤摘要】
【国外来华专利技术】非易失性分裂栅存储器装置及其操作方法
本专利技术涉及非易失性存储器单元装置及其操作方法。更具体地讲，本专利技术涉及在读取、编程或擦除操作期间其中负电压被施加至控制栅和/或字线且选择性地与存储器单元的其他端子相组合的这类存储器装置。
技术介绍
非易失性存储器单元在本领域中是熟知的。图1中示出一种现有技术的非易失性分裂栅存储器单元10。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有在其上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)的表面。也为N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL20连接至第二区16。字线WL22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。耦合栅CG(也称为控制栅)26位于浮栅24上方并与其绝缘。SL多晶硅28连接到第一区14(源极线SL)。在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅本文档来自技高网...

【技术保护点】
一种非易失性存储器装置，包括：第一导电类型的半导体衬底；在所述半导体衬底中以多个行和列布置的非易失性存储器单元的阵列，每个存储器单元包括：位于所述半导体衬底的表面上的第二导电类型的第一区；位于所述半导体衬底的所述表面上的第二导电类型的第二区；位于所述第一区和所述第二区之间的沟道区；字线，所述字线覆盖所述沟道区的第一部分并与其绝缘，与所述第一区相邻且几乎不与或完全不与所述第一区重叠；浮栅，所述浮栅覆盖所述沟道区的第二部分，与所述第一部分相邻并与其绝缘，且与所述第二区相邻；覆盖所述浮栅的耦合栅；连接至所述第一区的位线；用于生成第一负电压的负电荷泵电路；以及控制电路，所述控制电路用于接收命令信号，并...

【技术特征摘要】
【国外来华专利技术】2014.10.03 US 14/506,4331.一种非易失性存储器装置，包括：第一导电类型的半导体衬底；在所述半导体衬底中以多个行和列布置的非易失性存储器单元的阵列，每个存储器单元包括：位于所述半导体衬底的表面上的第二导电类型的第一区；位于所述半导体衬底的所述表面上的第二导电类型的第二区；位于所述第一区和所述第二区之间的沟道区；字线，所述字线覆盖所述沟道区的第一部分并与其绝缘，与所述第一区相邻且几乎不与或完全不与所述第一区重叠；浮栅，所述浮栅覆盖所述沟道区的第二部分，与所述第一部分相邻并与其绝缘，且与所述第二区相邻；覆盖所述浮栅的耦合栅；连接至所述第一区的位线；用于生成第一负电压的负电荷泵电路；以及控制电路，所述控制电路用于接收命令信号，并响应于所述命令信号而生成多个控制信号来控制所述第一负电压向选择的存储器单元的所述耦合栅的施加。2.根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于擦除命令而生成。3.根据权利要求2所述的非易失性存储器装置，其中所述负电荷泵用于生成第二负电压，并且其中所述控制电路用于将所述第二负电压施加至未选择存储器单元的字线。4.根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于读取命令而生成。5.根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于编程命令而生成。6.根据权利要求1所述的非易失性存储器装置，其中所述负电荷泵位于所述半导体衬底中的三阱中。7.根据权利要求1所述的非易失性存储器装置，其中所述存储器单元、所述负电荷泵、所述控制电路在以双阱P衬底CMOS工艺提供的半导体P衬底中形成。8.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括负电压二极管解码电路。9.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括负电平位移器电路和时钟式负自举电路。10.根据权利要求1所述的非易失性存储器装置，还包括一负测试焊盘电路，所述负测试焊盘电路包括高电压PMOS晶体管和高电压NMOS晶体管。11.根据权利要求1所述的非易失性存储器装置，还包括具有基于电容分压器的比较器的负调节电路。12.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的限流器，所述高电压解码器用于向所述存储器单元提供正或负的高电压。13.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的限流器，所述高电压解码器用于向所述存储器单元提供所述字线上的擦除电压。14.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的限流器，所述高电压解码器用于在所述存储器单元的所述耦合栅上提供电压。15.根据权利要求14所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的限流器，所述高电压解码器用于在编程或擦除操作期间在所述存储器单元的所述耦合栅上提供电压。16.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的高电压锁存器，所述高电压解码器用于在编程或擦除或读取操作中向所述存储器单元提供电压。17.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的高电压电平移位器，所述高电压解码器用于在编程或擦除或读取操作中向所述存储器单元提供电压。18.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的低电压锁存器，所述高电压解码器用于在编程或擦除或读取操作...

【专利技术属性】
技术研发人员：HV陈，HQ阮，N杜，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国,US