包括多平面结构的非易失性存储装置制造方法及图纸

一种非易失性存储装置包括：具有第一平面和第二平面的存储单元阵列和通过第一串选择线连接至第一平面并且通过第二串选择线连接至第二平面的地址译码器。地址译码器将串选择信号和串未选择信号提供给第一串选择线和第二串选择线。第一译码器基于对应于第一平面和第二平面的不同串选择线地址而将串选择信号和串未选择信号提供给每个平面中的第一串选择线和第二串选择线。

【技术实现步骤摘要】
包括多平面结构的非易失性存储装置相关申请的交叉参考本非临时专利申请要求向韩国知识产权局于2015年11月12日提交的第10-2015-0158944号韩国专利申请的优先权，其全部内容通过引用结合于此。
本专利技术涉及半导体存储装置，并且更具体地，涉及包括多平面结构的非易失性存储装置。
技术介绍
存储装置是根据诸如计算机、智能手机和智能板的主机装置的控制而存储数据的装置。存储装置包括将数据存储在诸如硬盘驱动器(HDD)、固态硬盘(SSD)的磁盘中的装置以及将数据存储在诸如内存卡(具体地，非易失性存储装置)的半导体存储器中的装置。非易失性存储装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、和铁电RAM(FRAM)。近年来，已经对包括三维堆叠的多个存储单元的半导体存储装置进行多种研究，以改善半导体存储装置的集成密度。三维存储装置可以包括多个平面。
技术实现思路
本公开涉及包括多平面结构的非易失性存储装置，该多平面结构独立地选择每个平本文档来自技高网...

【技术保护点】
一种非易失性存储装置，包括：存储单元阵列，所述存储单元阵列包括第一平面和第二平面；以及地址译码器，所述地址译码器通过第一串选择线连接至所述第一平面，并且通过第二串选择线连接至所述第二平面，并且被配置为将串选择信号和串未选择信号提供给所述第一串选择线和所述第二串选择线，其中，所述地址译码器，所述地址译码器基于对应于所述第一平面和所述第二平面的不同串选择线地址，而独立地将所述串选择信号和所述串未选择信号提供给每个平面的所述第一串选择线和所述第二串选择线。

【技术特征摘要】
2015.11.12 KR 10-2015-01589441.一种非易失性存储装置，包括：存储单元阵列，所述存储单元阵列包括第一平面和第二平面；以及地址译码器，所述地址译码器通过第一串选择线连接至所述第一平面，并且通过第二串选择线连接至所述第二平面，并且被配置为将串选择信号和串未选择信号提供给所述第一串选择线和所述第二串选择线，其中，所述地址译码器，所述地址译码器基于对应于所述第一平面和所述第二平面的不同串选择线地址，而独立地将所述串选择信号和所述串未选择信号提供给每个平面的所述第一串选择线和所述第二串选择线。2.根据权利要求1所述的非易失性存储装置，其中，地址译码器包括串选择线选择电路，所述串选择线选择电路被配置为将所述串选择信号和所述串未选择信号提供给所述第一平面和所述第二平面中的每个平面；所述串选择线选择电路包括第一串开关，所述第一串开关被配置为根据第一串选择线地址而控制所述第一串选择线；和所述第二串开关，所述第二串选择开关被配置为根据第二串选择线地址而控制所述第二串选择线。3.根据权利要求2所述的非易失性存储装置，其中，所述地址译码器包括开关控制器，所述开关控制器被配置为存储所述第一串选择地址和所述第二串选择地址；以及所述开关控制器从外部接收的地址中提取所述第一串选择线地址和所述第二串选择线地址，并且所述开关控制器包括被配置为存储所述第一串选择线地址的第一地址存储单元和被配置为存储所述第二串选择线地址的第二地址存储单元。4.根据权利要求1所述的非易失性存储装置，其中，所述地址译码器包括被配置为存储所述不同串选择线地址的开关控制器；以及所述开关控制器包括第一阶段存储单元，所述第一阶段存储单元被配置为存储所述第一串选择线地址和所述第二串选择线地址，所述第一串选择线地址和所述第二串选择线地址的每一个对应于要对其同时施加所述串选择信号的串选择线；和第二阶段存储单元，所述第二阶段存储单元被配置为存储第三串选择线地址和第四串选择线地址，第三串选择线地址和第四串选择线地址的每一个对应于接下来要对其施加所述串选择信号的串选择线。5.根据权利要求4所述的非易失性存储装置，其中，所述第一串选择线地址和所述第三串选择线地址对应于所述第一平面；所述第二串选择线地址和所述第四串选择线地址对应于所述第二平面。6.根据权利要求4所述的非易失性存储装置，其中，所述地址译码器包括串选择线选择电路，所述串选择线选择电路被配置为将所述串选择信号和串未选择信号提供给所述第一平面和所述第二平面中的每个平面；以及所述串选择线选择电路包括：第一串开关，所述第一串开关被配置为根据第一串选择线地址而控制所述第一串选择线；和第二串开关，所述第二串开关被配置为根据第二串选择线地址而控制所述第二串选择线。7.根据权利要求4所述的非易失性存储装置，其中，在所述地址译码器将所述串选择信号和所述串未选择信号提供给所述第一平面和所述第二平面中的每个平面之后，所述第一阶段存储单元存储所述第三串选择线地址和所述第四串选择线地址。8.一种非易失性存储装置，包括：存储单元阵列，所述存储单元阵列包括多个平面；以及地址译码器，所述地址译码器通过多条串选择线连接至所述多个平面中的每个平面，并且被配置为将串选择信号和串未选择信号提供给所述多个平面中的每个平面；其中，所述地址译码器将所述多个平面划分为多组，并且基于对应于所述多组中的每一组的不同串选择线地址而独立地提供所述串选择信号和所述串未选择信号。9.根据权利要求8所述的非易失性存储装置，其中，所述多组中的每一组都包括至少一个平面。10.根据权利要求8所述的非易失性存储装置，其中，所述地址译码器包括开关控制器，所述开关控制器被配置为存储所述不同串选择线地址，以及开关控制器，...

【专利技术属性】
技术研发人员：郭东勋，边大锡，尹治元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR