半导体器件以及具有该半导体器件的反相器制造技术

本发明专利技术公开了一种CMOS器件和CMOS反相器。CMOS器件包括：衬底，其具有在第一方向上延伸且由器件隔离层限定的有源线，所述衬底被划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间且具有器件隔离层而不具有有源线的边界区；栅线，其在第二方向上延伸与有源线交叉，并且具有位于NMOS区中的有源线上的第一栅极结构、位于PMOS区中的有源线上的第二栅极结构以及位于边界区中的器件隔离层上的第三栅极结构。第三栅极结构的电阻和寄生电容小于第一栅极结构和第二栅极结构的电阻和寄生电容。因此，可获得CMOS器件更好的AC性能和DC性能。

Semiconductor device and inverter having the same

The invention discloses a CMOS device and an CMOS inverter. The CMOS device includes a substrate that has an active line extending in a first direction and defined by a device isolation layer, wherein the substrate is divided between the NMOS and PMOS regions and between NMOS area and PMOS area and has a device isolation layer boundary region without having an active line; the gate line, cross and active the line in the second direction, and has a first gate structure, located in the active area of the second line PMOS gate structure located in the active region of the NMOS line and is located in the third gate structure device isolation layer in the boundary region. The resistance and parasitic capacitance of the third gate structure are smaller than the resistance of the first gate structure and the second gate structure and the parasitic capacitance. As a result, better AC performance and DC performance can be obtained for CMOS devices.

【技术实现步骤摘要】
半导体器件以及具有该半导体器件的反相器相关申请的交叉引用本申请要求于2015年10月8日提交至韩国知识产权局的韩国专利申请No.10-2015-0141584的优先权，该申请的全部内容以引用方式并入本文中。
本申请一般性地涉及一种半导体器件及具有该半导体器件的反相器，更具体地，涉及一种具有p型MOS(PMOS)器件和n型MOS(NMOS)器件的互补金属氧化物半导体(CMOS)器件以及一种具有该CMOS器件的CMOS反相器。
技术介绍
由于最近存储器装置高度集成和小型化，半导体衬底中有源区的尺寸会减小。单元晶体管中栅极宽度和沟道长度的减小会使得栅极电阻和阈值电压增加。具体而言，金属氧化物半导体场效应晶体管(MOSFET)中沟道长度的下降会导致栅极沟道特性的劣化，这种现象称为短沟道效应。业界对减小半导体器件的尺寸的努力已经带来了用于处理短沟道效应和电流泄漏的各种技术。例如，已经提出的是：提供半导体材料突出至鳍形(栅电极环绕该鳍)中以扩展沟道的鳍结构；提供栅电极包围沟道的全环栅结构(GAA)；提供单栅电极接触多个沟道的多沟道结构；或者提供包括上述鳍结构、GAA结构和多沟道结构之一的各种垂直本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，其划分为具有不同的导电类型的第一区和第二区，并且具有在第一方向上延伸并由器件隔离层限定的多条有源线；以及栅线，其在第二方向上延伸与多条有源线交叉，所述栅线包括：第一栅极结构，其位于所述多条有源线当中在衬底的第一区中的第一有源线上；第二栅极结构，其位于所述多条有源线当中在衬底的第二区中的第二有源线上；以及第三栅极结构，其位于衬底的第三区中的器件隔离层上，所述第三区介于第一区与第二区之间不具有源线，第三栅极结构的组成不同于第一栅极结构和第二栅极结构的组成。

【技术特征摘要】
2015.10.08 KR 10-2015-01415841.一种半导体器件，包括：衬底，其划分为具有不同的导电类型的第一区和第二区，并且具有在第一方向上延伸并由器件隔离层限定的多条有源线；以及栅线，其在第二方向上延伸与多条有源线交叉，所述栅线包括：第一栅极结构，其位于所述多条有源线当中在衬底的第一区中的第一有源线上；第二栅极结构，其位于所述多条有源线当中在衬底的第二区中的第二有源线上；以及第三栅极结构，其位于衬底的第三区中的器件隔离层上，所述第三区介于第一区与第二区之间不具有源线，第三栅极结构的组成不同于第一栅极结构和第二栅极结构的组成。2.根据权利要求1所述的半导体器件，其中，衬底具有第一导电类型，并且衬底的第一区包括具有第二导电类型的阱。3.根据权利要求2所述的半导体器件，还包括：第一结层，其设置在靠近第一栅极结构的第一有源线上，并且具有第一导电类型；以及第二结层，其设置在靠近第二栅极结构的第二有源线上，并且具有第二导电类型。4.根据权利要求1所述的半导体器件，其中，第一栅极结构包括第一介电层以及设置在第一介电层上的第一金属栅极，并且第一金属栅极具有用于第一导电类型的金属氧化物半导体器件的第一功函数；第二栅极结构包括第二介电层以及设置在第二介电层上的第二金属栅极，并且第二金属栅极具有用于第二导电类型的金属氧化物半导体器件的第二功函数；并且第三栅极结构包括介电常数小于第一介电层和第二介电层的介电常数的第三介电层以及设置在第三介电层上的第三金属栅极。5.根据权利要求4所述的半导体器件，其中，第一介电层和第二介电层中的每一个具有在10至25的范围内的介电常数，并且第三介电层具有在1至5的范围内的介电常数。6.根据权利要求4所述的半导体器件，其中，第一介电层和第二介电层包括从包含以下物质的组中选择的至少一种材料：氧化铪、氧化铪硅、氮氧化铪、氮氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆、氮氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物及其组合，并且第三介电层包括氧化硅和多孔纳米纤维中的至少一种。7.根据权利要求4所述的半导体器件，其中，第一金属栅极和第二金属栅极包括在其中堆叠至少金属层和至少金属氮化物层的多层，并且第三金属栅极包括单金属层。8.根据权利要求7所述的半导体器件，其中，第一金属栅极包括从包含铪、锆、钛、钽、铝、其合金及其硬质合金的组中选择的至少一种材料，并且第三金属栅极包括从包含钨、钛、钽、铝、铜及其组合的组中选择的至少一种材料。9.根据权利要求7所述的半导体器件，其中，第二金属栅极包括从包含钌、钯、铂、钛、钽、铝及其氮化物的组中选择的至少一种材料，并且第三金属栅极包括从包含钨、钛、钽、铝、铜及其组合的组中选择的至少一种材料。10.根据权利要求1所述的半导体器件，其中，第一栅极结构包括第一介电层以及设置在第一介电层上的第一金属栅极，并且第一金属栅极具有用于第一导电类型的金属氧化物半导体器件的第一功函数；第二栅极结构包括第二介电层以及设置在第二介电层上的第二金属栅极，并且第二金属栅极具有用于第二导电类型的金属氧化物半导体器件的第二功函数；并且第三栅极结构包括阻挡金属层和位于阻挡金属层上的单金属层。11.根据权利要求1所述的半导体器件，其中，多条有源线中的每一条以鳍的方式从器件隔离层突出，从而在衬底上提供在第一方向上延伸的有源鳍线。12.根据权利要求11所述的半导体器件，还包括位于在衬底的第一区和第二区中的栅线两侧的有源鳍线上的半导体图案，从而使得第一结层和第二结层分别设置在第一区和第二区中的半导体图案上。13.根据权利要求1所述的半导体器件，其中，衬底包括沟道沟槽，其形成为在第二方向上延伸的线形，以使得栅线掩埋在...

【专利技术属性】
技术研发人员：金文铉，卢昶佑，赵槿汇，姜明吉，前田茂伸，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR