利用局部互连缩小标准单元库面积的版图设计方法技术

本发明专利技术涉及一种利用局部互连缩小标准单元库面积的版图设计方法，标准单元版图中晶体管单元高度不变，将以接触孔做源、漏端的连线口，替换为半导体多晶硅POLY2做源、漏端的连线口，POLY2在栅GT的侧面有一层侧壁隔离膜，POLY2与源、漏端的有源区之间没有隔离层，POLY2与有源区直接相连，以此缩小栅GT到两边源、漏端的有源区的距离。与标准单元版图设计结合，通过局部互连的技术，在保证器件结构，电路设计基本不变，工艺改动非常之小，使得面积相比同技术节点的0.13 μm LL（低漏流）缩小了28 %，具有工程实用性和科学性。由于在成熟工艺节点上的改良，芯片的成品率得到了保障，在时间上比起传统的工艺来说具有很大的优势。

Layout design method to reduce the area of standard cell library by local interconnection

The invention relates to a method for layout design reduced standard cell library area by using local interconnect, transistor constant height standard cell layout, will be Zuoyuan contact hole and drain connection, to replace the polysilicon semiconductor POLY2 source and drain connection port, POLY2 has a side wall on the side of the gate insulating film GT, POLY2 and between the source and drain of the active region without isolation layer, POLY2 and the active region is directly connected to GT, to narrow the gate on both sides of the source and drain of the active region of the distance. Combined with the standard cell layout design, through local interconnect technology, in ensuring the device structure, basically the same circuit design, technological change is very small, the area compared with the 0.13 M technology node LL (low leakage current) reduced by 28%, with practical engineering and science. Due to improvements in the mature process node, the yield of the chip is guaranteed and has a great advantage over time in the traditional process.

【技术实现步骤摘要】
利用局部互连缩小标准单元库面积的版图设计方法
本专利技术涉及一种芯片设计技术，特别涉及一种利用局部互连缩小标准单元库面积的版图设计方法。
技术介绍
随着微电子技术的快速发展，集成电路的特征尺寸持续缩减，短沟道效应变得非常严重。同时，由于不断变薄的栅氧化层厚度、结深的限制、载流子有效迁移率的严重降低、漏极感应势垒降低（DrainInducedBarrierLowering，DIBL）效应、栅感应漏极漏电（Gated-induceDrainLeakage，GIDL）效应和热电子效应，这些因素使得集成电路的制造面临着严峻的挑战。如何降低开发成本、提高芯片的成品率、缩短设计周期是目前IC产业链相关人员共同面临的问题。传统的平面结构晶体管在光刻、热处理等方面已经遇到瓶颈，难以突破新的可替代方案。业界分别在材料、工艺和结构上寻求各种解决途径。因此设计人员不得不采用特定的方法，比如光刻工艺修正（OpticalandProcessCorrection，OPC）、可制造性设计（DesignforManufacturing，DFM）来规避工艺上可能带来的问题以降低风险，从而增加了大量的人力，物力和财力。本文档来自技高网...

【技术保护点】
一种利用局部互连缩小标准单元库面积的版图设计方法，其特征在于，标准单元版图中晶体管单元高度不变，将以接触孔做源、漏端的连线口，替换为半导体多晶硅POLY2做源、漏端的连线口，半导体多晶硅POLY2在栅GT的侧面有一层侧壁隔离膜，半导体多晶硅POLY2与源、漏端的有源区之间没有隔离层，POLY2与有源区直接相连，以此缩小栅GT到两边源、漏端的有源区的距离。

【技术特征摘要】
1.一种利用局部互连缩小标准单元库面积的版图设计方法，其特征在于，标准单元版图中晶体管单元高度不变，将以接触孔做源、漏端的连线口，替换为半导体多晶硅POLY2做源、漏端的连线口，半导体多晶硅POLY2在栅GT的侧面有一层侧壁隔离膜，半导体多晶硅POLY2与源、漏端的有源区之间没有隔离层，POLY2与有源区直接相连，以此缩小栅GT...

【专利技术属性】
技术研发人员：王宁，许涛，张坤，陈加骏，唐小玉，贾宏志，
申请(专利权)人：上海理工大学，
类型：发明
国别省市：上海,31