高压晶体管制造技术

本发明专利技术公开一种高压晶体管，包括基底、具有第一导电类型的第一基体区以及具有互补于第一导电类型的第二导电类型的第一掺杂区、第二掺杂区、第二基体区与第三掺杂区。第一基体区、第二掺杂区、第二基体区与第三掺杂区设置于基底中，且第一掺杂区设置于第一基体区中。第三掺杂区、第二基体区与第二掺杂区依序堆叠，且掺杂浓度依序递增。并且，第二基体区面对第一基体区的侧边与基底相接触。

【技术实现步骤摘要】
高压晶体管
本专利技术涉及一种高压晶体管，尤其是涉及一种作为静电放电钳制电路的静电放电防护元件的高压晶体管。
技术介绍
由于静电放电(electrostaticdischarge，ESD)会对集成电路产生无法挽回的损伤，因此ESD防护电路已成为集成电路内必要的设计，以避免集成电路在制作过程中或使用中因ESD流入而造成无法预期的损坏。为了有效加强集成电路的ESD防护能力，进而有效地防止内部电路受到静电损伤，已发展出在电源线间增加ESD钳制电路(clampcircuit)的设计。传统ESD钳制电路一般由横向扩散n型金属氧化物半导体(LDNMOS)晶体管所构成，因此具有明显的骤回(snapback)特性，以及低保持电压(holdingvoltage)，小于电源线所提供的供应电压。如此一来，ESD钳制电路容易被误触发(mistrigger)而开启，进而发生锁住(latchup)的问题，也就是当ESD钳制电路在被开启之后因保持电压小于供应电压而可在供应电压的提供下运作在保持区域并导通高电流。此时内部电路也同时持续运作，使得集成电路的内部电路因承受过高电流而过热并产生功能失效，甚至被烧毁的情形。为了避免发生此锁住问题，电源线间ESD钳制电路的保持电压必须设计为大于供应电压。现有ESD钳制电路的设计是由多个低压的LDNMOS晶体管的堆叠所构成，以通过晶体管的堆叠提高保持电压，如此才能符合大于供应电压的需求。然而，此堆叠设计限制ESD钳制电路的面积，使得芯片的尺寸因此受限而无法进一步缩减。特别是，当ESD钳制电路应用在高压的情况下，例如：60伏特、80伏特或100伏特的应用，堆叠的晶体管数量更是大幅增加芯片的尺寸，而无法被业界所接受。再者，随着ESD的脉冲时间越长，LDNMOS晶体管的保持电压有下降的趋势，如此则需增加更多个晶体管才能达到需求。有鉴于此，提供一可作为ESD防护元件的高压晶体管，以提高保持电压并达到符合ESD电压的需求，实为业界努力的目标。
技术实现思路
本专利技术的目的之一在于提供一种高压晶体管，以提高保持电压并达到符合ESD电压的需求。本专利技术的一实施例提供一种高压晶体管，其包括一基底、一高压阱、一第一基体区、一第一掺杂区、一第二掺杂区、一第二基体区以及一第三掺杂区。高压阱设置于基底中。第一基体区设置于高压阱中，其中第一基体区具有一第一导电类型。第一掺杂区设置于第一基体区中，其中第一掺杂区具有互补于第一导电类型的一第二导电类型。第二掺杂区设置于位于第一基体区的一侧的高压阱中，其中第二掺杂区具有第二导电类型，且第二掺杂区具有一第一掺杂浓度。第二基体区设置于位于第二掺杂区下的高压阱中，且第二基体区与第二掺杂区相接触，其中第二基体区与高压阱相接触，第二基体区具有第二导电类型，且第二基体区具有一第二掺杂浓度，小于第一掺杂浓度。第三掺杂区设置于位于第二基体区下的高压阱，且第三掺杂区与第二基体区相接触，其中第三掺杂区具有第二导电类型，且第三掺杂区具有一第三掺杂浓度，小于第二掺杂浓度。在本专利技术所提供的高压晶体管中，由于第二掺杂区与第三掺杂区之间设置第二基体区，且第二基体区与高压阱相接触，因此不仅可有效地提升保持电压以及提高ESD电压的承受度，还可有效地降低触发电压，由此可缩减元件面积。附图说明图1为本专利技术第一实施例的高压晶体管的上视示意图；图2为图1中沿切线A-A’的剖面示意图；图3为本专利技术第一实施例的另一变化实施例的高压晶体管的剖面示意图；图4为本专利技术第二实施例的高压晶体管的剖面示意图；图5为本专利技术第三实施例的高压晶体管的上视示意图；图6为图5中沿切线B-B’的剖面示意图；图7为本专利技术第四实施例的高压晶体管的上视示意图；图8为图7中沿切线C-C’的剖面示意图；图9为本专利技术第五实施例的高压晶体管的剖面示意图；图10为本专利技术第六实施例的高压晶体管的剖面示意图；图11为本专利技术第七实施例的高压晶体管的剖面示意图；图12为本专利技术第八实施例的高压晶体管的剖面示意图；图13为本专利技术第九实施例的高压晶体管的剖面示意图。主要元件符号说明100、100’、200、300、400、500、600、700、800、高压晶体管900100a’单元结构102、202基底104、804、904高压阱106第一基体区106a直道部108第一掺杂区110第二掺杂区110a开口112、312、412、512、612、912第二基体区114、314、414第三掺杂区116埋入层118栅极结构118a栅极电极118b栅极介电层120第一绝缘结构122第二绝缘结构124接触掺杂区312a穿孔702高压深阱C1第一接触插塞C2第二接触插塞D1第一方向D2第二方向G1、G2间距GR防护环L长轴S短轴S1第一侧边S2第二侧边W1、W2、W3、W4、W4’、W5、W6、W7宽度VDD高压端VSS低压端具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参考图1与图2，图1绘示了本专利技术第一实施例的高压晶体管的上视示意图，图2为图1中沿切线A-A’的剖面示意图。如图1与图2所示，本实施例所提供的高压晶体管100包括一基底102、一高压阱104、一第一基体区106、一第一掺杂区108以及一第二掺杂区110。高压阱104设置于基底102中，第一基体区106设置于高压阱中，第一掺杂区108设置于第一基体区106中，且第二掺杂区110设置于位于第一基体区106的一侧的高压阱104中。更明确地说，第一基体区106具有一第一导电类型，高压阱104、第一掺杂区108与第二掺杂区110具有与第一导电类型互补的一第二导电类型，因此第一掺杂区108可作为高压晶体管100的源极区域/漏极区域，以电连接至低压端VSS，例如：低压电源线或接地线，第二掺杂区110可作为高压晶体管100的漏极区域/源极区域，以电连接至高压端VDD，例如：高压电源线。举例而言，第一导电类型与第二导电类型优选分别为n型与p型，因此高压晶体管100优选为p型晶体管，但不限于此。熟悉该项技术的人士应知，本实施例中的第一导电类型也可为p型，而第二导电类型则为n型。此外，基底102可例如是一硅基底、一含硅基底或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。具体而言，本实施例的第一基体区106可具有一操场跑道形轮廓，因此第一基体区106具有一平行于一第一方向D1的长轴L与一平行于第二方向D2的短轴S，且第一基体区106可具有彼此相对的两直道部106a，分别平行于长轴L。第二掺杂区110环绕第一基体区106，且各直道部106a可作为高压晶体管100的有效通道区。此外，高压晶体管100还可包括一第二基体区112以及一第三掺杂区114。第二基体区112设置于位于第二掺杂区110下的高压阱104中，第二基体区112的顶面进一步与第二掺杂区110相接触，且第二基体区112与高压阱104相接触。第三掺杂区114设置于第二基体区112下的高压阱104中，且第三掺杂区114的顶面与第二基体区112相接触。第二基体区112与第三掺杂区114均具有第二导电类型。具体来说，本实施例的高压晶体管10本文档来自技高网...

【技术保护点】
一种高压晶体管，包括：基底；高压阱，设置于该基底中；第一基体区，设置于该高压阱中，其中该第一基体区具有一第一导电类型；第一掺杂区，设置于该第一基体区中，其中该第一掺杂区具有互补于该第一导电类型的一第二导电类型；第二掺杂区，设置于位于该第一基体区的一侧的该高压阱中，其中该第二掺杂区具有该第二导电类型，且该第二掺杂区具有一第一掺杂浓度；第二基体区，设置于位于该第二掺杂区下的该高压阱中，且该第二基体区与该第二掺杂区相接触，其中该第二基体区与该高压阱相接触，该第二基体区具有该第二导电类型，且该第二基体区具有一第二掺杂浓度，小于该第一掺杂浓度；以及第三掺杂区，设置于位于该第二基体区下的该高压阱，且该第三掺杂区与该第二基体区相接触，其中该第三掺杂区具有该第二导电类型，且该第三掺杂区具有一第三掺杂浓度，小于该第二掺杂浓度。

【技术特征摘要】
1.一种高压晶体管，包括：基底；高压阱，设置于该基底中；第一基体区，设置于该高压阱中，其中该第一基体区具有一第一导电类型；第一掺杂区，设置于该第一基体区中，其中该第一掺杂区具有互补于该第一导电类型的一第二导电类型；第二掺杂区，设置于位于该第一基体区的一侧的该高压阱中，其中该第二掺杂区具有该第二导电类型，且该第二掺杂区具有一第一掺杂浓度；第二基体区，设置于位于该第二掺杂区下的该高压阱中，且该第二基体区与该第二掺杂区相接触，其中该第二基体区与该高压阱相接触，该第二基体区具有该第二导电类型，且该第二基体区具有一第二掺杂浓度，小于该第一掺杂浓度；以及第三掺杂区，设置于位于该第二基体区下的该高压阱，且该第三掺杂区与该第二基体区相接触，其中该第三掺杂区具有该第二导电类型，且该第三掺杂区具有一第三掺杂浓度，小于该第二掺杂浓度。2.如权利要求1所述的高压晶体管，其中该第三掺杂区并不与该第二掺杂区相接触。3.如权利要求2所述的高压晶体管，其中该第二基体区的该第一侧边与相对于该第一侧边的一第二侧边之间的间距大于该第三掺杂区的两外侧边之间的间距。4.如权利要求1所述的高压晶体管，其中该第三掺杂区与该第二掺杂区相接触。5.如权利要求4所述的高压晶体管，其中该第二基体区具有一穿孔，且该第三掺杂区通过该穿孔与该第二掺杂区相接触。6.如权利要求4所述的高压晶体管，其中该第三掺杂区延伸至位于该第二基体区相对于该第一侧边的一侧并与该第二掺杂区相接触。7.如权利要求1所述的高压晶体管，其中该第一掺杂浓度实质上为1019cm-3至1020cm-3，该第二掺杂浓度实质上为4×1019cm-3至1×1018cm-3，且该第三掺杂浓度实质上为5×1016cm-3至8×1016cm-3。8.如权利要求1所述的高压晶体管，其中该高压阱具有该第二导电类型，且该高压阱具有一第四掺杂浓度，小于该第三掺杂浓度。9.如权利要求8所述的高压晶体管，其中该第四掺杂浓度实质上为4×1015cm-3至1×1016cm-3。10.如权利要求1所述的高压晶体管，另包括一高压深阱，设置于该高压阱中，且该高压深阱包覆该第一基体区...

【专利技术属性】
技术研发人员：王志铭，王礼赐，唐天浩，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71