半导体布局结构制造技术

本发明专利技术公开一种半导体布局结构，其包含有至少一第一信号线，以及一对低电源电位线。该第一信号线与该等低电源电位线都沿一第一方向延伸，且该等低电源电位线沿一第二方向排列，而第一方向与该第二方向彼此垂直。更重要的是，该等低电源电位线形成于该第一信号线的相对两侧。

【技术实现步骤摘要】
半导体布局结构
本专利技术涉及一种半导体布局结构，尤其是涉及一种可于半导体后段制作工艺(back-end-of-line，BEOL)中采用多重图案方法(multiplepatterning)完成的半导体布局结构。
技术介绍
在半导体集成电路的制作工艺中，集成电路的微结构的制造，需要在如半导体基材/膜层、介电材料层、或金属材料层等适当的基材或材料层中，利用如光刻及蚀刻等制作工艺形成具有精确尺寸的微小图案。为达到此一目的，现有半导体技术在一目标材料层上形成掩模层(masklayer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层可包含通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlayaccuracy)的严格要求。在这一点上，分辨率被视为在预定的制造条件下用来图案化最小尺寸的影像的能力衡量值。然而，随着半导体科技不断进步至85纳米(nanometer，nm)以下，单一图案化(singlepatterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，半导体业者现在是采用多重图案化(multiplepatterning)方法作为克服光刻曝光装置的分辨率极限的途径。常见的多重图案化方法可包含例如是显影-蚀刻-显影-蚀刻(litho-etch-litho-etch，LELE)、显影-冻结-显影-蚀刻(litho-freeze-litho-etch，LFLE)、双重图案化(doublepatterning)方法、自对准双重图案化(self-aligneddoublepatterning，SADP)方法(亦称为间隙壁自对准双重图案化方法(spacerself-aligneddouble-patterning，以下简称为SADP)，也就是侧壁影像转换(sidewallimagetransfer，SIT)方法)等等。一般而言，在多重图案化制作工艺中，首先将致密图案(其个别图案尺寸及/或图案间间距低于光刻装置的分辨率极限)拆解至不同的光掩模。随后将该等光掩模上的图案转移至光致抗蚀剂层/掩模层，故可使不同光掩模上的图案组合成原始的目标图案。由此可知，多重图案化方法为一精密且制作工艺控制要求极高的制作工艺方法，故多重图案化方法的采用，无可避免地增加了制作工艺复杂度与制作工艺成本。
技术实现思路
因此，本专利技术提供一种可降低多重图案化制作工艺的制作工艺复杂度的半导体布局结构。本专利技术所提供一种半导体布局结构，包含有至少一第一信号线，以及一对低电源电位(Vss)线。该第一信号线与该等Vss线都沿一第一方向延伸，且该等Vss线沿一第二方向排列，而第一方向与该第二方向彼此垂直。更重要的是，该等Vss线形成于该第一信号线的相对两侧。本专利技术所提供另提供一种半导体布局结构，包含有二高电源电位(Vcc)线、二低电源电位(Vss)线、以及多个第一信号线，且该等Vcc线、该等Vss线与该等第一信号线都沿一方向延伸。该等Vss线设置于该等Vcc线之间，而该等第一信号线设置于该等Vss线之间。本专利技术所提供的半导体布局结构，主要将Vcc线、Vss线与第一信号线以“Vcc-Vss-第一信号线-Vss-Vcc”的设计排列设置，是以高/低电源电位线以及信号线之间的间距可因上述设计而得以相同。而具有相同间距的线路图案可简化多重图案化方法的图案设计，故本专利技术所提供的半导体布局结构享有降低制作工艺复杂度以及减少制作成本等优点。附图说明图1至图9为本专利技术所提供的半导体布局结构的一制作方法的一优选实施例的示意图，其中图8为图7中沿A-A’切线获得的一剖视图；以及图9为图7中沿B-B’切线获得的一剖视图。主要元件符号说明100基底110鳍片图案120栅极图案130内层介电层132、134介电层140第一连线图案142第二连线图案150第一插塞图案152第二插塞图案160轴心图案162开口170金属导线图案170(Vcc)高电源电位线170(Vss)低电源电位线170(WL)第一信号线170(BL)第二信号线200半导体布局结构D1第一方向D2第二方向M0第零层金属层M1第一层金属层图案V0第零层插塞结构S1鳍片图案的间距S2轴心图案的间距S3间隙壁图案的宽度、开口的间距S4第一层金属层图案的间距W轴心图案宽度W’开口宽度A-A’、B-B’剖线具体实施方式熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以揭露本专利技术的不同特征，但不以此为限。另外，以下揭露的附图被简化以更清楚表达本专利技术的特征，故以下揭露的图示并未绘示出一指定元件(或装置)的所有元件。此外，以下揭露的图示是根据本专利技术理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本专利技术的揭露不应指限定于以下图式揭露的特定形状，且应包括如因制作工艺技术造成的形状的偏差。此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件“上”，是指该组成元件直接设置于该另一组成元件上，也可指涉或有其他组成元件介于两者之间。然而，当某一组成元件背称为直都形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本专利技术所揭露的当某一组成元件“形成”在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。另外，本专利技术中所使用的用语如“底部”、“下方”、“上方”、“顶部”、“之中”、“之内”等，用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的“上方”即成为“下方”。或在不同视角中，前述的“上方”可能成为“之中”或“之内”。由此可知，本专利技术中所使用的相对性描述用语可依据该元件或设备的方位与/或视角而定。当元件发展至65纳米技术世代后，使用传统平面式的金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管制作工艺难以持续微缩，因此，现有技术提出以立体或非平面(non-planar)多栅极晶体管元件如鳍式场效晶体管(以下简称为FinFET)元件取代平面晶体管元件的解决途径。因此，本优选实施例所提供的半导体布局结构可与非平面多栅极FET元件整合，尤其与FinFET元件整合，但不限于此。请参阅图1至图9，图1至图9为本专利技术所提供的半导体布局结构的一制作方法的一优选实施例的示意图。如图1所示，本优选实施例首先提供一基底100，例如一硅基底。在本优选实施例中，基底100也可为一绝缘层上半导体(semiconductoroninsulator，以下简称为SOI)基底。如熟悉该项技术的人士所知，SOI基底由下而上可依序包含一硅基底、一底部氧化(bottomoxide，BOX)层、以及形成于底部氧化层上的半导体层，如一具单晶结构的硅层。另外，本优选实施例提供的基底也可以是一块硅本文档来自技高网...

【技术保护点】
一种半导体布局结构，包含有：至少一第一信号线，沿一第一方向延伸；以及一对低电源电位线，沿该第一方向延伸，该对低电源电位线沿一第二方向排列，且形成于该第一信号线的相对两侧，该第一方向与该第二方向彼此垂直。

【技术特征摘要】
1.一种半导体布局结构，包含有：至少一第一信号线，沿一第一方向延伸；以及一对低电源电位线，沿该第一方向延伸，该对低电源电位线沿一第二方向排列，且形成于该第一信号线的相对两侧，该第一方向与该第二方向彼此垂直。2.如权利要求1所述的半导体布局结构，还包含一对第二信号线，沿该第一方向延伸，该对第二信号线沿该第二方向排列，且形成于该第一信号线的相对两侧。3.如权利要求2所述的半导体布局结构，其中该对低电源电位线分别设置于一该第二信号线与该第一信号线之间。4.如权利要求2所述的半导体布局结构，其中该第一信号线、该对低电源电位线与该对第二信号线之间的间距彼此相同。5.如权利要求2所述的半导体布局结构，还包含一对高电源电位线，沿该第一方向延伸，该对高电源电位线沿该第二方向排列，且形成于该第一信号线的相对两侧。6.如权利要求5所述的半导体布局结构，其中该对第二信号线分别设置于一该低电源电位线与一该高电源电位线之间。7.如权利要求5所述的半导体布局结构，其中该对高电源电位线、该对第二信号线与该对低电源电位线以该第一信号线为中轴呈镜像对称。8.如权利要求1所述的半导体布局结构，还包含多个鳍片图案，且该多个鳍片图案沿该第一方向延伸。9.如权利要求8所述的半导体布局结构，其中该对低电源电位线至少与二个该鳍片图案重叠。10.如权利要求9所述的半导体布局结构，还包含一第一连线图案，沿该第二方向延伸，且该第一连线图案与重叠于该对低电源电位线的该多个鳍片图案交错。11.如权利要求10...

【专利技术属性】
技术研发人员：黄俊宪，郭有策，王淑如，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71