一种降低静电放电干扰的存储器单元制造技术

本发明专利技术提供一种降低静电放电干扰的存储器单元，所述存储器单元包括：第一反相器、第二反相器，所述第一反相器与第二反相器输入输出首尾相连；位于存储器单元输入端与输出端之间的存储电容，所述存储电容适于在输入端电源电压降低至低于地时和/或输出端地升高至高于电源电压时，减少因静电放电干扰导致的电源和地的扰动毛刺时间，降低静电放电干扰。

【技术实现步骤摘要】
一种降低静电放电干扰的存储器单元
专利技术涉及防ESD领域，尤其涉及一种降低静电放电干扰的存储器单元。
技术介绍
Esd指具有不同静电电位的物体由于直接接触或者静电感应所引起的物体之间静电电荷的转移。通常指在静电场能量达到一定程度之后，击穿其间介质而进行放电的现象。Esd造成电子组件失效分为三种情况：（一）硬件失效：Esd电弧电压窜入半导体内部使绝缘部位损坏的情况。如在P-N接合点短路或开路，内部绝缘的氧化层贯穿，金属氧化处理部位产生溶蚀等。（二）潜在性失效：当esd发生时系统虽暂时受到影响，仍然可继续动作，但功能会随着时间逐渐变差，隔数日或者数周后系统出现异常，最后成为硬件失效。（三）场强感应失效：esd的高压放电火花跟电流会产生电场辐射效应，这种带宽的辐射，经常使临近的电路受到干扰失常，如latch-up，或暂时性程序错乱，及数据流失等，严重时更会损伤硬件成为永久性硬件失效。在esd失效的第三种情况中，esd产生的电场辐射效应引起数字内部寄存器存储的数据发生变化，引起显示装置的显示效果出现问题，如出现白屏，花屏，画面异常等现象，并给出的一种解决办法。lcd的应用中，数字的基本单元是由代工厂提供，数字版图由软件自动布局布线产生。对于整个芯片做esd处理的时候，针对数字模块的esd保护会做一下处理：（一）：数字的地与pad的地分离开，用单独的地pad，或从地pad上单独引线。（二）：会在数字模块外围增加其电源到地的泄放通路。其基本泄放通路的单元可以是ggnmos（栅极地NMOS），gate-couple-technique（栅极耦合技术），dynamic-gate-circuit（动态栅极电路），gate-driven-circuit（栅极驱动电路）等做法。（三）：会在数字模块的周围加电源到地的电容，来稳定电源与地电位。（四）：针对数字模块的接口信号，会对模拟传到数字的信号做输入端的esd保护：一般用到的保护器件可以为电阻，二极管，金属氧化物器件，厚氧化层器件，硅控整流器等。因此如何防止电子器件的场强感应失效类型的静电放电干扰为业内广泛寻找的课题。
技术实现思路
为降低存储器单元的静电放电干扰，本专利技术提供一种降低静电放电干扰的存储器单元，所述存储器单元包括：第一反相器、第二反相器，所述第一反相器与第二反相器输入输出首尾相连；位于存储器单元输入端与输出端之间的存储电容，所述存储电容适于在输入端电源电压降低至低于地时和/或输出端地升高至高于电源电压时，减少因静电放电干扰导致的电源和地的扰动毛刺时间，降低静电放电干扰。优选的，所述存储电容的电容设置为释放电荷时间小于电源或地的毛刺时间。优选的，所述存储电容为无源器件；所述存储电容为MIP电容或MIM电容。优选的，所述MIM电容为相邻金属层之间的电容。优选的，所述存储器单元还包括：于输出端窗口的电源和地之间增加第一电源释放通路，和/或于输出端窗口的电源和地之间增加第二电源释放通路。优选的，所述第一电源释放通路、第二电源释放通路为ggnmos，gate-couple-technique，dynamic-gate-circuit，gate-driven-circuit的任意一种。优选的，所述于输入端窗口和/或输出端窗口分别设置第二存储电容、第三存储电容。优选的，所述存储器单元为：寄存器，触发器。本专利技术提出一种防止静电放电干扰的存储器单元，于存储器单元输入端与输出端之间增加存储电容，减少因静电放电干扰导致的电源和地的扰动毛刺时间，降低静电放电干扰。于输出端窗口的电源和地之间增加第一电源释放通路，和/或于输出端窗口的电源和地之间增加第二电源释放通路，进一步改善ESD的冲击能力，优化防ESD的能力。附图说明通过参照附图阅读以下所作的对非限制性实施例的详细描述，本专利技术的其它特征、目的和优点将会变得更明显。图1为本专利技术一实施例中降低静电放电干扰的存储器单元的示意图；图2为本专利技术一实施例中降低静电放电干扰的存储器单元的电路示意图；图3为本专利技术另一实施例中降低静电放电干扰的存储器单元的示意图；图4为本专利技术再一实施例中降低静电放电干扰的存储器单元的示意图；在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。具体实施方式在以下优选的实施例的具体描述中，将参考构成本专利技术一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本专利技术的特定的实施例。示例的实施例并不旨在穷尽根据本专利技术的所有实施例。可以理解，在不偏离本专利技术的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本专利技术的范围由所附的权利要求所限定。本专利技术提供一种降低静电放电干扰的存储器单元，其特征在于，所述存储器单元包括：第一反相器、第二反相器，所述第一反相器与第二反相器输入输出首尾相连；位于存储器单元输入端与输出端之间的存储电容，所述存储电容适于在输入端电源电压降低至低于地时和/或输出端地升高至高于电源电压时，减少因静电放电干扰导致的电源和地的扰动毛刺时间，降低静电放电干扰。下面结合具体实施例对本案进行具体说明，第一实施例请参考图1，图2，图1为本专利技术一实施例中降低静电放电干扰的存储器单元的示意图；图2为本专利技术一实施例中降低静电放电干扰的存储器单元的电路示意图；对数字基本存储单元的处理，可以增强其抗esd干扰的能力，如图1：图1中，图中101为抗esd干扰的latch结构。在基本latch的基础上，在输入输出之间加入了一个无源电容102。具体电路如图1中右图。其中包括处于输入和输出节点之间的无源电容102，pmos管103，nmos管104，pmos管105以及nmos管106。具体的工作过程请参考图2：图2中，假设latch中存储着电压，a点为高电位1（VDD），b点为地电位0（GND）。a点锁住的高电位使103pmos管断开，104nmos管打开，使b点强拉为0，使b点的低电位被锁的更稳定形成正反馈。同时b点锁住的低电位使105pmos管打开，106nmos管关断，a点被强拉为1，使a点的高电平被锁定的更稳定,。当电源VDD于地GND之间有抖动的话，如果VDD没有抖动到低于GND或者GND没有抖动到高于VDD的情况下，都不会影响a点和b点存数的数据，电源稳定后存储单元输出的数据不变。但是当在强esd冲击的情况下，数字模块的内部会出现短暂的VDD抖动低于GND或者GND抖动高于VDD的情况。在这种情况下，latch中管子的状态不在正常工作的范围内。如图2所示，对于103pmos管，暂时列出其源极和漏极对衬底的寄生二极管D1和D2，以及其漏极对衬底的寄生电容C1。对于104nmos管，暂时列出其源极和漏极对衬底的寄生二极管D4和D3，以及其漏极对衬底的寄生电容C2。对于105pmos管，暂时列出其源极和漏极对衬底的寄生二极管D5和D6，以及其漏极对衬底的寄生电容C3。对于106nmos管，暂时列出其源极和漏极对衬底的寄生二极管D8和D7，以及其漏极对衬底的寄生电容C4。当ESD发生引起VDD向下抖动的时候，如果VDD高于GND，节点a会跟随VDD的变化，因为VDD依然高于GND，所以当电源稳定后latch中锁存的数据不会发生变化，如果VD本文档来自技高网...

【技术保护点】
一种降低静电放电干扰的存储器单元，其特征在于，所述存储器单元包括：第一反相器、第二反相器，所述第一反相器与第二反相器输入输出首尾相连；位于存储器单元输入端与输出端之间的存储电容，所述存储电容适于在输入端电源电压降低至低于地时和/或输出端地升高至高于电源电压时，减少因静电放电干扰导致的电源和地的扰动毛刺时间，降低静电放电干扰。

【技术特征摘要】
1.一种降低静电放电干扰的存储器单元，其特征在于，所述存储器单元包括：第一反相器、第二反相器，所述第一反相器与第二反相器输入输出首尾相连；位于存储器单元输入端与输出端之间的存储电容，所述存储电容适于在输入端电源电压降低至低于地时和/或输出端地升高至高于电源电压时，减少因静电放电干扰导致的电源和地的扰动毛刺时间，降低静电放电干扰。2.根据权利要求1所述的降低静电放电干扰的存储器单元，其特征在于，所述存储电容的电容设置为释放电荷时间小于电源或地的毛刺时间。3.根据权利要求1所述的降低静电放电干扰的存储器单元，其特征在于，所述存储电容为无源器件；所述存储电容为MIP电容或MIM电容。4.根据权利要求3所述的降低静电放电干扰的存储器单元，其特...

【专利技术属性】
技术研发人员：高菲，王富中，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：上海,31