用于锗基半导体结构的表面钝化制造技术

根据一些实施例，本发明专利技术提供了一种形成半导体器件的方法。该方法包括：接收衬底，衬底具有突出穿过衬底的鳍，其中，鳍由第一半导体材料形成；将衬底暴露在包括氢自由基的环境中，从而使用氢自由基钝化突出的鳍；以及外延生长第二半导体材料的覆盖层以覆盖突出的鳍。本发明专利技术还涉及用于锗基半导体结构的表面钝化。

【技术实现步骤摘要】

本专利技术涉及用于锗基半导体结构的表面钝化。
技术介绍
半导体集成电路(IC)工业已经经历了快速增长。在IC材料和设计方面的技术进步已经产生了数代IC，而每一代都比前一代具有更小且更为复杂的电路。在IC发展的过程中，通常增大了功能密度(即，在每个芯片面积内的互连器件的数量)但缩小了几何尺寸(即，使用制造工艺可以产生的最小组件(或线))。这种按比例缩小工艺的优点在于通常提高了生产效率和降低了相关成本。这种按比例缩小工艺也增加了加工和制造IC的复杂性，并且为了实现这些进步，需要在IC加工和制造方面具有相似的发展。
技术实现思路
为了解决现有技术中的问题，根据本专利技术的一些实施例，提供了一种方法，包括：接收衬底，所述衬底具有突出穿过所述衬底的鳍，其中，所述鳍由第一半导体材料形成；将所述衬底暴露在包括氢自由基的环境中，从而使用所述氢自由基钝化所述突出的鳍；以及外延生长第二半导体材料的覆盖层以覆盖所述突出的鳍。在上述方法中，其中，所述第一半导体材料包括选自由锗、硅锗和锡锗组成的组中的材料。在上述方法中，其中，所述第二半导体材料是硅。在上述方法中，其中，所述环境是腔室的第一隔间。在上述方法中，其中，所述环境是腔室的第一隔间；其中，在所述腔室的第二隔间中实施所述覆盖层的外延生长。在上述方法中，其中，所述衬底在既不大于200℃的温度下也不在低
于50Torr的压力下经受处理。根据本专利技术的另一些实施例，提供了一种方法，包括：在半导体衬底上方形成半导体材料；对所述半导体材料实施氢自由基处理工艺；在所述处理的半导体材料上方形成覆盖层；以及在所述覆盖层上方形成栅电极。在上述方法中，其中，在半导体衬底上方形成所述半导体材料包括在所述半导体衬底中形成凹槽以及在所述凹槽中形成所述半导体材料。在上述方法中，在所述半导体衬底上方形成所述半导体材料包括：在所述半导体衬底上方形成第一半导体材料层；在所述第一半导体材料层上方形成第二半导体材料层；以及在所述第二半导体材料层上方形成第三半导体材料层。在上述方法中，在所述半导体衬底上方形成所述半导体材料包括：在所述半导体衬底上方形成第一半导体材料层；在所述第一半导体材料层上方形成第二半导体材料层；以及在所述第二半导体材料层上方形成第三半导体材料层；其中，所述第一半导体材料层不同于所述第二半导体材料层，并且所述第二半导体材料层不同于所述第三半导体材料层。在上述方法中，其中，所述覆盖层由另一半导体材料形成。在上述方法中，其中，对所述半导体材料实施氢自由基处理工艺导致在所述半导体材料上方形成钝化层。在上述方法中，其中，对所述半导体材料实施氢自由基处理工艺导致在所述半导体材料上方形成钝化层；其中，在所述处理的半导体材料上方形成所述覆盖层包括在所述钝化层上方形成所述覆盖层。在上述方法中，其中，在所述覆盖层上方形成所述栅电极包括沿着所述覆盖层的侧壁表面和顶面形成所述栅电极。根据本专利技术的又一些实施例，提供了一种方法，包括：将半导体结构放置在具有远程等离子体源的腔室中，所述远程等离子体源连接至所述腔室；在所述远程等离子体源中生成氢等离子体，所述氢等离子体包括氢自由基；将所述半导体结构的表面暴露于所述氢等离子体；以及在所述半导体结构的所述暴露的表面上外延生长覆盖层。在上述方法中，其中，所述半导体结构的所述表面由第一半导体材料
形成，并且所述覆盖层由第二半导体材料形成。在上述方法中，其中，所述半导体结构的所述表面由第一半导体材料形成，并且所述覆盖层由第二半导体材料形成；其中，所述第一半导体材料包括锗基材料，并且所述第二半导体材料包括硅。在上述方法中，其中，在将所述半导体结构的所述表面暴露于所述氢等离子体之前，所述半导体结构的所述表面包括自由的锗键。在上述方法中，其中，所述半导体结构是鳍式场效应晶体管(FinFET)的鳍。在上述方法中，其中，所述半导体结构既未经受大于200℃的温度也未经受低于50Torr的压力。附图说明当结合附图进行阅读时，通过以下详细描述可最好地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，可以任意地增大或减小各种部件的尺寸。图1是根据一些实施例的示出了制造根据本专利技术的各个方面构造的半导体结构的方法的流程图。图2A至图2H是根据一些实施例构造的在各个制造阶段的半导体结构的截面图。具体实施方式应当理解，以下公开内容提供了许多用于实现各个实施例的不同特征的诸多不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，并不旨在限制本专利技术。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触
的实施例。已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管来替代平面晶体管。典型的FinFET被制造为具有从衬底向上延伸的薄“鳍”(或鳍结构)。在这种垂直鳍中形成FET的沟道，并且在鳍的沟道区上方(例如，围绕)提供由栅极。在鳍的周围围绕栅极增加了沟道区和栅极之间的接触面积并允许栅极从多个侧面控制沟道。这可以在多个方面产生影响，并且在一些应用中，FinFET降低了短沟道效应、降低了泄露、以及提供了较高电流。也就是说，FinFET可以比平面晶体管更快、更小并且更有效。在材料方面，诸如硅锗(SiGe)、锡锗(Ge1-xSnx)等的锗(Ge)和锗基材料特别吸引IC行业，并且认为其比硅(Si)更合适作为替代材料。更具体地说，对于亚10nm技术节点，由于Ge基材料和/或Ge具有更小的有效质量和更高的空穴迁移率，因此其被广泛地用作高性能p型FET(例如，FinFET)的沟道。然而，一般而言，使用Ge和Ge基材料可能需要额外地沉积Si层以钝化Ge表面，从而实现上述较高的空穴迁移率。通常，可以在具有高压和低温的环境中沉积钝化的Si层，以避免Ge原子离析到Si层内。在生产期间，该环境要求可能进一步导致诸如不可控的沉积速度、不期望的腔室涂覆的问题。因此，可能需要进行改进以钝化Ge的表面。本专利技术一般涉及半导体器件，并且更具体地涉及具有使用锗(Ge)基材料作为导电沟道的FinFET结构的半导体器件。本专利技术的目标是提供用于有效地钝化鳍同时为半导体器件制造提供充分的工艺窗口和更加兼容的制造条件的方法。现参照图1，示出了根据本专利技术的各个方面的形成半导体器件的方法100的流程图。方法100仅是实例，并不旨在限制本专利技术。在方法100之前、期间和之后可以提供额外的操作，并且对于该方法的额外实施例，可以替代、去除一些所描述的操作或调整一些所描述的操作的顺序。以下结合图2A至图2H描述方法100，图2A至图2H示出了在各个制造阶段的半导体器件200的一部分。器件200可以是在IC的加工期间制造的中间器件或其一部分，该中间器件可以包括SRAM和/或其他逻辑电路、诸如电阻器、电容器和感应器的无源部件、以及有源部件，诸如p型FET(PFET)、n本文档来自技高网...

【技术保护点】
一种方法，包括：接收衬底，所述衬底具有突出穿过所述衬底的鳍，其中，所述鳍由第一半导体材料形成；将所述衬底暴露在包括氢自由基的环境中，从而使用所述氢自由基钝化所述突出的鳍；以及外延生长第二半导体材料的覆盖层以覆盖所述突出的鳍。

【技术特征摘要】
2014.12.30 US 14/586,3131.一种方法，包括：接收衬底，所述衬底具有突出穿过所述衬底的鳍，其中，所述鳍由第一半导体材料形成；将所述衬底暴露在包括氢自由基的环境中，从而使用所述氢自由基钝化所述突出的鳍；以及外延生长第二半导体材料的覆盖层以覆盖所述突出的鳍。2.根据权利要求1所述的方法，其中，所述第一半导体材料包括选自由锗、硅锗和锡锗组成的组中的材料。3.根据权利要求1所述的方法，其中，所述第二半导体材料是硅。4.根据权利要求1所述的方法，其中，所述环境是腔室的第一隔间。5.根据权利要求4所述的方法，其中，在所述腔室的第二隔间中实施所述覆盖层的外延生长。6.根据权利要求1所述的方法，其中，所述衬底在既不大于200℃的温度下也不在低于50Torr的压力下经受处理。7.一种方法，包括：...

【专利技术属性】
技术研发人员：王冠程，林剑锋，潘正扬，林耕竹，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71