本文所述的实施方式大体涉及用于使用气相沉积工艺在基板上形成钨材料的方法。该方法包括以下步骤：将具有形成于基板中的特征的基板定位在基板处理腔室中；通过将含氢气体及卤化钨化合物的连续流引入至处理腔室以在特征之上沉积第一钨膜来沉积整体钨层的第一膜；通过将此第一膜暴露于卤化钨化合物及经活化的处理气体的连续流使用等离子体处理来蚀刻整体钨层的第一膜，以移除第一膜的部分；及通过将含氢气体及卤化钨化合物的连续流引入至处理腔室以在第一钨膜之上沉积第二钨膜来沉积整体钨层的第二膜。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】 背景
本文所述实施方式大体涉及基板的处理，更特定言之，涉及用于使用气相沉积工 艺在基板上形成钨材料的方法。 现有技术描述 可靠地生产纳米尺寸的特征是下一代半导体器件的关键技术之一。缩小的电路及 器件尺寸对处理能力寄予额外的要求。位于集成电路技术核心的多级互连需要高深宽比特 征(诸如过孔(via)及其他互连）的精确处理。可靠形成这些互连对于将来的成功及用以增 大电路密度和提高单个基板质量的后续努力而言都非常重要。 形成于基板上的特征的金属化包括诸如妈之类的金属的化学气相沉积(Chemical Vapor deposition;CVD)。可将妈用于源极触点（source contact)、漏极触点（drain contact)的金属填充、金属栅极填充与栅极触点(gate contact)以及动态随机存取存储器 (Dynamic Random Access Memory;DRAM)及闪存中的应用。随着技术节点减少，器件特性及 与随后工艺的整合都需要具有低电阻率及低粗糙度的钨膜。 化学气相沉积（CVD)是用于钨的金属填充的一种工艺技术。在下层的层间介电 (interlayer dielectric; ILD)材料10中蚀刻图案。然后处理妈，以填充经蚀刻的基板。 但是特征尺寸的连续减小已意味着在此工艺中难度不断增大。当在侧壁以及特征 的底表面上形成钨层时，CVD工艺将在特征中的两个表面上沉积金属。对于高深宽比特征， 如可在表示CVD期间的钨沉积生长结果的图1中所见，在自下而上的（bottom up)填充工艺 达到介电层厚度的全高度(full height)以使用大体上无空隙的妈填充材料来充分填充特 征之前，特征的开口（在新一代器件中，标称(nominal)特征缝隙开口尺寸在32nm及更小的 范围之内（由此特征(或凹部)在介电材料层的表面中所建立(create)的缝隙可为32nm或更 小））可变为"闭口（closed off )"27。在特征的较下部分已完全从特征底表面生长之前，侧 壁上的钨生长倾向于封闭特征开口处的特征，这导致在特征中形成空隙30。空隙30的存在 改变了互连特征的材料及操作特性且可能最终引起器件的误操作及早期故障(premature breakdown)。导电元件、接线承载当前状态下的这些技术器件中、为本领域技术人员所创建 且已知的接近其实际最大电流密度以便实现高效。目标是在未来的器件中于较小特征中达 到相同的电流密度或更高的电流密度。 因此，需要在无上文讨论的传统技术中的限制及问题的情况下使用CVD以用于利 用钨来无空隙填充高深宽比的超小特征。
技术实现思路
本文所述的实施方式大体涉及基板的处理，更特定言之，涉及用于使用气相沉积 工艺在基板上形成钨材料的方法。在一个实施方式中，提供了用于在基板上沉积钨膜的方 法。此方法包括以下步骤:将具有形成于基板中的特征的基板定位在基板处理腔室中，其中 所述特征由至少一个侧壁及底表面来界定;通过将卤化钨化合物和含氢气体的连续流引入 至所述处理腔室以在所述特征之上沉积第一妈膜来沉积整体妈层(bulk tungsten layer) 的第一膜;通过将所述第一膜暴露于经活化的处理气体和所述卤化钨化合物的连续流而使 用等离子体处理来蚀刻所述整体钨层的第一膜，以移除所述第一膜的部分；以及通过将所 述卤化钨化合物和所述含氢气体的连续流引入至处理腔室以在第一钨膜之上沉积第二钨 膜来沉积所述整体钨层的第二膜。 附图简要说明因此，以可详细理解本公开内容的上述特征的方式，通过参考实施方式可获得上 文简要概述的本公开内容的更详细的描述，这些实施方式中的一些实施方式图示于附图 中。然而，应注意的是，附图仅图示了本公开内容的典型实施方式，且附图因此并不被视为 对本公开内容的范围的限制，因为本公开内容可允许其他等效实施方式。 图1(现有技术)是具有使用现有技术工艺沉积于特征中的钨的特征的基板的示意 剖视图； 图2是可用于根据本文所述的实施方式来沉积钨层的等离子体增强化学气相沉积 (plasma enhanced CVD;PECVD)处理腔室的示意剖视图； 图3是描绘用于根据本文所述的实施方式来沉积钨填充层的方法的流程图；图4A至图4F是具有根据本文所述的实施方式沉积于特征中的钨的特征的基板的 示意剖视图；以及 图5是可用于执行本文所述的实施方式的群集工具的平面示意图。 为便于理解，已尽可能使用相同的附图标记来指定各图所共有的相同元件。预期， 在一个实施方式中所公开的元件可有益地用于其他实施方式，而无需详细叙述。【具体实施方式】 本文所述实施方式大体涉及基板的处理，更特定言之，涉及用于使用气相沉积工 艺在基板上形成钨材料的方法。 妈(W)已经用在逻辑应用中的触点级别（contact level)约二十年。在最新的先进 互补金属氧化物半导体（complementary metal oxide semiconductor;CMOS)器件中，诸如 金属栅极之类的新技术和FinFET出现，这导致钨的新应用：用作PM0S及匪0S器件两者的金 属栅极填充。在三维（3dimensional ;3D)NAND器件中，亦将妈用于金属栅极填充。妈填充的 这些需求变得越来越具有挑战性。对于触点而言，在钨保形填充(conformal fill)之后，由 于触点的尺寸越来越小且通常留下大接缝（seam)，所以凸出（overhang)变得更具挑战性。 另外，在WCMP期间，接缝将被暴露于楽:料中，这引起整合（integration)问题。对于在先进的 CMOS及三维NAND两者中的金属栅极沟槽而言，传统的钨保形生长不可避免地在中间留下接 缝，该接缝可在钨回蚀工艺期间扩展得更宽，从而引起器件故障。因此，对于在先进的逻辑 及内存装置中的触点及金属栅极填充两者而言，都需要无缝钨填充。可借助本文所述的钨 沉积-回蚀-沉积填充工艺来实现这种无缝钨填充。通常，为了更好的工艺控制，钨回蚀工艺 在专用蚀刻腔室中利用NF 3作为蚀刻剂。额外的蚀刻腔室使得工具配置更加复杂。NF3蚀刻的 另一主要缺点是在回蚀之后NF 3将玷污(poison)钨表面，因此第二钨沉积工艺需要另一钨 成核层，从而导致更低的产量及更高的触点/接线电阻。 在本文所述的某些实施方式中，通过使用卤化钨等离子体(例如WF6等离子体)来 实现钨回蚀。等离子体源可为射频(radio frequency;RF)等离子体源或远程等离子体源 (remote plasma source;RPS)。从WF6等离子体中解离出原子氟且将原子氟用以蚀刻金属 钨。蚀刻速率取决于WF6流量及等离子体条件。通过调整工艺条件，可达到~0.5 Α/?少至 3 Α/秒的范围内的很适度的蚀刻速率以控制回蚀量。随即，可在具有不同的临界尺寸 (critical dimensions;CD)和凸出的结构上产生无缝填充，且可避免TiN衬垫（liner)遭受 原子氟攻击。因为在蚀刻剂中没有氮，所以在WF 6回蚀之后没有毒害效应（poisoning effect)。第二沉积工艺可在无需成核层的情况下直接利用WF 6+H2化学物质。另一大优点为： 由于在一个腔室中可使用WF6作为本文档来自技高网...
【技术保护点】
一种用于在基板上沉积钨膜的方法，所述方法包括以下步骤：将具有形成于基板中的特征的基板定位在基板处理腔室中，其中所述特征由至少一个侧壁及底表面来界定；通过以下步骤来沉积整体钨层的第一钨膜：将卤化钨化合物和含氢气体的连续流引入至所述处理腔室，以在所述特征之上沉积所述第一钨膜；通过以下步骤使用等离子体处理来蚀刻所述整体钨层的所述第一钨膜，以移除所述第一钨膜的部分：将所述第一钨膜暴露于经活化的处理气体和所述卤化钨化合物的连续流；以及通过以下步骤来沉积所述整体钨层的第二钨膜：将所述卤化钨化合物和所述含氢气体的连续流引入至所述处理腔室，以在所述第一钨膜之上沉积所述第二钨膜。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：吴凯，柳尚澔，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：美国;US
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