晶片超薄化的方法技术

技术编号：41075227 阅读：12 留言：0更新日期：2024-04-24 11:32

描述了半导体组件和其制造方法。提供硅晶片，并在硅晶片上形成埋入式蚀刻终止层。然后，使晶片接受组件和前端工艺。在前端工艺后，晶片经历了混合键结，然后晶片被薄化。为了薄化晶片，具有起始第一厚度的硅基板层被研磨成第二厚度，第二厚度比第一厚度小。在研磨之后，使硅晶片接受化学机械研磨(CMP)，然后进行蚀刻和CMP磨光，以将硅的厚度减少到第三厚度，第三厚度小于第二厚度。

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【技术实现步骤摘要】
【国外来华专利技术】

本公开内容的实施方式一般涉及到半导体组件。更具体地说，本公开内容的实施方式是针对电力轨结构、3d封装和半导体组件的制造方法。

技术介绍

1、半导体工艺行业继续努力提高产量，同时提高沉积在具有较大表面积的基板上的层的均匀性。这些因素与新材料相结合，也为基板的单位面积提供了更高的电路集成度。随着电路集成度的提高，对更大的均匀性和层厚度的工艺控制的需求在增加。因此，各种技术已经被开发出来，以一种具有成本效益的方式在基板上沉积层，同时保持对层的特性的控制。

2、半导体组件通常是通过在半导体基板上依次沉积绝缘层或介电层、导电层和半导体材料层，并使用微影术对各种材料层进行图形化，以形成其上的电路部件和元素。导电层有利于各种电气部件的电气布线，包括晶体管、放大器、逆变器、控制逻辑、内存、电力管理电路、缓冲器、过滤器、谐振器、电容器、电感器、电阻器等。

3、晶体管是大多数集成电路的关键部件。由于晶体管的驱动电流(也就是速度)与晶体管的栅极宽度成正比，更快的晶体管通常需要更大的栅极宽度。因此，在晶体管的尺寸和速度之间有所妥协，而“鳍片”场效应晶体管(finfets)已经被开发出来，以解决具有最大驱动电流和最小尺寸的晶体管的冲突目标。finfets的特点是有鳍状信道区域，它大大增加了晶体管的尺寸，而没有明显增加晶体管的占地面积，而现在正被应用于许多集成电路。然而，finfets也有自己的缺点。

4、随着晶体管组件的特征尺寸不断缩小以实现更大的电路密度和更高的效能，有必要改进晶体管组件结构，以改善静电耦合并减少负面

5、将半导体连接到电力轨上通常是在电池的正面进行，这需要大量的电池面积。因此，有着使用较少电池面积将半导体组件连接到电力轨上的需要。

技术实现思路

1、公开内容的一个或多个实施方式是针对形成半导体组件的方法。在一个或多个实施方式中，形成半导体组件的方法包括：在基板的顶面上形成蚀刻终止层，基板具有第一厚度；在蚀刻终止层的顶面上形成外延层；在外延层的顶面上形成晶片组件；接合晶片组件至接合晶片；研磨基板以形成具有小于第一厚度的第二厚度的基板；将基板平坦化以形成具有小于第二厚度的第三厚度的基板；移除蚀刻终止层，以暴露出晶片组件上的源/漏极区；以及形成与源漏极区电性连接的触点。

2、公开内容的额外实施方式是针对形成半导体组件的方法。在一个或多个实施方式中，形成半导体组件的方法包括：在基板的顶面上形成蚀刻终止层，基板具有第一厚度；在蚀刻终止层的顶面上形成外延层；在外延层的顶面上形成晶片组件；以混合键结的方式键结晶片组件至接合假晶片或cu晶片；研磨基板以形成具有小于第一厚度的第二厚度的基板；在蚀刻终止层的底表面上沉积屏蔽层；在屏蔽层中形成至少一个介层窗开口；选择性地去除蚀刻终止层；并去除屏蔽层以暴露出基板，基板具有小于第一厚度的第四厚度。

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【技术保护点】

1.一种形成半导体组件的方法，该方法包括以下步骤：

2.如权利要求1所述的方法，其中该第一厚度是在自500微米至1000微米的范围中。

3.如权利要求1所述的方法，其中该第二厚度是在自20微米至100微米的范围中。

4.如权利要求1所述的方法，其中该第三厚度是在自1微米至20微米的范围中。

5.如权利要求1所述的方法，其中形成该晶片组件的步骤包括以下步骤：

6.如权利要求1所述的方法，其中该蚀刻终止层包括硅锗(SiGe)。

7.如权利要求6所述的方法，其中该硅锗(SiGe)的锗(Ge)含量在自30％至50％的范围中。

8.如权利要求6所述的方法，其中该硅锗(SiGe)掺杂有掺杂剂，该掺杂剂选自硼(B)、镓(Ga)、磷(P)、砷(As)与其之组合所构成的群组。

9.如权利要求5所述的方法，其中该多个半导体材料层与该多个水平通道层独立地包括硅锗(SiGe)与硅(Si)的一者或多者。

10.如权利要求5所述的方法，其中形成该源极区与该漏极区的步骤包括以下步骤：在其上生长外延层。</p>

11.如权利要求5所述的方法，其中该源极区与该漏极区独立地掺杂有磷(P)、砷(As)、硼(B)与镓(Ga)的一者或多者。

12.如权利要求5所述的方法，进一步包括以下步骤：在该栅极结构与在该超晶格结构上形成介电层。

13.如权利要求5所述的方法，其中该栅极结构包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、氮化钛(TiN)、氮化钽(TaN)、钛铝(TiAl)和N型掺杂多晶硅中的一者或多者。

14.一种形成半导体组件的方法，该方法包括以下步骤：

15.如权利要求14所述的方法，其中该第一厚度是在自500微米至1000微米的范围中。

16.如权利要求14所述的方法，其中该第四厚度是在自50微米至100微米的范围中。

17.如权利要求14所述的方法，其中该蚀刻终止层包括硅锗(SiGe)。

18.如权利要求17所述的方法，其中该硅锗(SiGe)的锗(Ge)含量在自30％至50％的范围中。

19.如权利要求17所述的方法，其中该硅锗(SiGe)掺杂有掺杂剂，该掺杂剂选自硼(B)、镓(Ga)、磷(P)、砷(As)与其之组合所构成的群组。

20.如权利要求14所述之方法，其中形成该晶片组件的步骤包括以下步骤：

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【技术特征摘要】
【国外来华专利技术】

1.一种形成半导体组件的方法，该方法包括以下步骤：

2.如权利要求1所述的方法，其中该第一厚度是在自500微米至1000微米的范围中。

3.如权利要求1所述的方法，其中该第二厚度是在自20微米至100微米的范围中。

4.如权利要求1所述的方法，其中该第三厚度是在自1微米至20微米的范围中。

5.如权利要求1所述的方法，其中形成该晶片组件的步骤包括以下步骤：

6.如权利要求1所述的方法，其中该蚀刻终止层包括硅锗(sige)。

7.如权利要求6所述的方法，其中该硅锗(sige)的锗(ge)含量在自30％至50％的范围中。

8.如权利要求6所述的方法，其中该硅锗(sige)掺杂有掺杂剂，该掺杂剂选自硼(b)、镓(ga)、磷(p)、砷(as)与其之组合所构成的群组。

9.如权利要求5所述的方法，其中该多个半导体材料层与该多个水平通道层独立地包括硅锗(sige)与硅(si)的一者或多者。

10.如权利要求5所述的方法，其中形成该源极区与该漏极区的步骤包括以下步骤：在其上生长外延层。

11.如权利要求5所述的方法，其中该源极区与该漏极区独立地...

【专利技术属性】
技术研发人员：苏克图·阿伦·帕里克，阿希什·派欧，埃尔·迈赫迪·巴齐兹，安德鲁·杨，妮琴·K·英吉，阿尔文·桑德拉扬，徐源辉，马蒂纳斯·玛丽亚·贝尔肯斯，萨梅尔·A·德什潘德，B·普拉纳瑟提哈兰，杨雁筑，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：

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