本发明专利技术公开了一种存储器阵列，该存储器阵列包括多个基本单元阵、字线组及位线组，每个基本单元阵包括2×2个存储单元对，字线组包括字线WL<m>、第一控制栅线CG<m>，位线组包括位线BL0<m>、BL1<m>和选择信号线S<m>，该多个基本单元阵在列行方向依次由该位线组和字线组级联，其形成的各列纵向单元阵和其他列单元阵没有关联，通过本发明专利技术，存储器阵列的列方向每一组存储单元和其他组存储单元没有关联，译码简单，适合银行卡的开发。
【技术实现步骤摘要】
本专利技术涉及一种半导体
，特别是涉及一种存储器阵列。
技术介绍
由于银行卡具有应用执行速度快、安全性高的优点，其对芯片资源要求较高，闪存 是银行卡片上系统cos正常运行所必须的存储体。 闪存作为一种半导体存储器，包括存储器阵列和外围电路。图1为现有技术中 存储器阵列的结构示意图，图2为现有技术中存储器阵列的电路图。如图1及图2所示， 其中，列方向（Y方向）的位线此〈0>、81^1>、81^2>、81^3>为第二层金属层12走线，行方 向（X方向）CG0〈m>、WL〈m>、CGl〈m>、CG0〈m+l>、WL〈m+l>、CGl〈m+l>、CG0〈m+2>、WL〈m+2>、 CGl〈m+2> (其中，CG0〈m>、CG0〈m+l>、CG0〈m+2> 为第一控制线，WL〈m>、WL〈m+l>、WL〈m+2> 为 字线，CGl〈m>、CGl〈m+l>、CGl〈m+2>为第二控制线）为第一层金属层Ml走线，M为行方向 第一层金属层Ml走线与存储单元Cel1的电接触点，?为行方向第一层金属层Ml走线与第 二层金属层M2走线的连接过孔（Via)。 对每一个存储单元对，包含第一存储单元a和第二存储单元b，即以一行第一存 储单元a和一行第二存储单元组成一行存储单元对，同一行存储单元对中第一存储单元a 和第二存储单元b共用一条字线，第一控制线和第二控制线分别位于同一条字线的两侧且 平行，即对每一个存储单元对Cella/b，第一控制栅线CG0〈m>连接其第一控制栅极，第二 控制栅线CGl〈m>连接其第二控制栅极，字线WL〈m>连接字线控制栅极，由于存储单元在结 构上源漏极是完全等效的，例如对N型存储单元，连接位线的源漏极中加正电压或高电压 的即为漏极，加负压或低电压的为源极，对P型存储单元则相反，定义存储单元对Cella/ b的源漏极之上端为漏极，定义存储单元对Cella/b的源漏极之下端为源极，对奇数行奇 数列存储单元对（如第一行第一列），位线BL〈n> (第一行第一列时即BL〈0>)连接其漏极， 位线BL〈n+l> (第一行第一列时即BL〈1>)连接其源极，对奇数行偶数列存储单元对（如第 一行第二列），位线BL〈n+2> (第一行第二列时即BL〈2>)连接其漏极，位线BL〈n+l> (第一 行第一列时即BL〈1>)连接其源极，对偶数行奇数列存储单元对（如第二行第一列），位线 BL〈n> (第二行第一列时即BL〈0>)连接其源极，位线BL〈n+l> (第二行第一列时即BL〈1>)连 接其漏极，对偶数行偶数列存储单元对（如第二行第二列），位线BL〈n+2> (第二行第二列 时即BL〈2>)连接其源极，位线BL〈n+l> (第二行第二列时即BL〈1>)连接其漏极；在行方向 上，每一行的存储单元对的第一控制栅极、第二控制栅极、字线控制栅极分别连接在一起； 在列方向上，奇数列和偶数列分组排列，即第一列和第二列为第1组，第三列和第四列为第 2组，第五列和第六列为第3组，……，第m(m为奇数）行第k组之第2k-l列的漏极接位线 BL〈2k-2>，第m行第k组之第2k列的漏极接位线BL〈2k>，第m行第k组之第2k-l列和第2k 列的源极均接位线BL〈2k-l>，而第m+1行第k组之第2k-l列的源极接位线BL〈2k-2>，第m+1 行第k组之第2k列的源极接位线BL〈2k>，第m+1行第k组之第2k-l列和第2k列的漏极均 接位线BL〈2k-l>，这样第k组看起来是关于Y轴（BL〈2k-l>)对称排列，每两列排列相同，这 样从整个阵列看，第k组的偶数列位线BL〈2k>和第k+1组的奇数列位线BL〈2 (k+1)-2〉即BL〈2k>是同一根位线，亦即每一列都和临近列是相关联的。 传统闪存的读、写（编程）、擦除电压列表如表1。对选定单元Cella，读取时，位 线BL0和BL1均为0. 8V，则第一列存储单元没有电流进出，字线WL为4. 5V，第二控制栅极 CG1为4. 5V，这使得Cellb完全导通，其所存储的信息对电流没有影响，第一控制栅极CG0 为0V，位线BL2电压为0. 8V，这使得在Cella内形成一个从BL1到BL2的电流，且该电流 大小与Cella浮栅存储信息相关，若浮栅上有电子则经读出放大器后被识别为逻辑"0"， 否则被识别为逻辑"1";编程（写）时，位线BL0和BL1均为Vdp，则第一列存储单元没有电 流进出，字线WL为1. 6V，第二控制栅极CG1为4. 5V，这使得Cellb处于导通状态，其所存 储的信息对电流没有影响且第一控制栅极与字线间电压差不足以改变Cellb浮栅上的信 息（电子多少），第一控制栅极CG0为8V，位线BL2电压为5V，这使得在Cella内形成一个 从BL2到BL1的电流，第一控制栅极CG0与字线WL间高压将在Cella浮栅上注入电子，即 在Cella里写入了信息，一般只有写入逻辑"0"才会注入电子，写入逻辑" 1"不做任何操 作；擦除时，字线WL加8V高压，第一控制栅极和第二控制栅极均加-7V高压，字线WL和控 制栅极间的高压形成强磁场将浮栅上的电子均拉走从而实现擦除操作，擦除后一般浮栅上 没有电子，等效为逻辑"1"。 表1传统闪存存储单元读写擦除电压 传统闪存存储单元排列紧凑，便于设计出大容量的存储器，但需要虚拟地结构；而 这种虚拟地结构的闪存的每一列都和至少两列相关，甚至其他列的漏电也对读出电流有影 响，译码需要考虑的因素更多，译码电路因此比较复杂，不适合不需要大容量存储体的银行 卡的开发。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之一目的在于提供一种存储器阵列，其 列方向每一组存储单元和其他组存储单元没有关联，译码简单，适合银行卡的开发。 为达上述及其它目的，本专利技术提出一种存储器阵列，该存储器阵列包括多个基 本单元阵、字线组及位线组，每个基本单元阵包括2X2个存储单元对，字线组包括字线 WL〈m>、第一控制栅线CG〈m>，位线组包括位线BLO〈m>、BLl〈m>和选择信号线S〈m>，该多个基 本单元阵在列行方向依次由该位线组和字线组级联，其形成的各列纵向单元阵和其他列单 元阵没有关联，字节选择控制模块通过选中或者不选中每个字节的字线WL，来实现字节的 选择。 进一步地，对每一个基本单元阵的各存储单元对，该第一控制栅线CG〈m>连接其 第一控制栅极和第二控制栅极，该字线WL〈m>连接字线控制栅极。 进一步地，定义各存储单元对的源漏极的上端为漏极，定义各存储单元对的源漏 极的下端为源极，对该存储器阵列的奇数行奇数列存储单元对，位线BL0〈n>连接其漏极， 选择信号线S〈n>连接其源极，对奇数行偶数列存储单元对，位线BLl〈n>连接其漏极，选择 信号线S〈n>连接其源极，对偶数行奇数列存储单本文档来自技高网...
【技术保护点】
一种存储器阵列，其特征在于：该存储器阵列包括多个基本单元阵、字线组及位线组，每个基本单元阵包括2×2个存储单元对，字线组包括字线WL<m>、第一控制栅线CG<m>，位线组包括位线BL0<m>、BL1<m>和选择信号线S<m>，该多个基本单元阵在列行方向依次由该位线组和字线组级联，其形成的各列纵向单元阵和其他列单元阵没有关联，字节选择控制模块通过选中或者不选中每个字节的字线WL，来实现字节的选择。
【技术特征摘要】
【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31
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