半导体存储器件及其操作方法技术

一种操作半导体存储器件的方法，包括：执行第一编程操作，以将具有不同目标电平的存储单元的阈值电压同时增大至低于不同的目标电平的子电平；通过分别利用不同的验证电压来验证存储单元；执行第二编程操作，以分开存储单元的阈值电压；以及执行第三编程操作，以将存储单元的阈值电压分别增大至不同的目标电平。

【技术实现步骤摘要】
【专利说明】 相关申请的交叉引用 本申请要求于2014年8月18日提交的第10-2014-0107220号韩国专利申请的优 先权，该韩国专利申请的全部公开内容通过引用整体合并于此。
各种示例性实施例总体上涉及一种，更具体地讲， 涉及一种半导体存储器件的编程方法。
技术介绍
半导体器件可包括其中储存数据的存储单元阵列。存储单元阵列可包括多个存储 块。每个存储块可包括多个存储单元。 已经使用在单个存储单元中储存一位的信息的单级单元（singlelevelcell， SLC)模式。然而，已经对用于在单个存储单元中储存超过一位的信息的技术进行研究，以 增加数据容量并降低制造成本。例如，在多级单元（multilevelcell，MLC)模式中，两 位的信息储存在单个存储单元中，在三级单元（triplelevelcell，TLC)模式中，三位的 信息储存在单个存储单元中。近来，已经对在单个存储单元中储存四位的信息的四级单元 (quadruplelevelcell，QLC)模式进行积极研究。 然而，当数据储存方法从SLC模式发展到MLC、TLC及QLC模式时，半导体存储器件 会需要执行更复杂的操作。因此，操作时间会增长，并且半导体存储器件的寿命会缩短。
技术实现思路
实施例涉及一种能够缩短编程操作时间并且减小阈值电压分布宽度的半导体存 储器件及其操作方法。 根据实施例的操作半导体存储器件的方法包括：执行第一编程操作，以将具有不 同的目标电平的存储单元的阈值电压同时增大至低于不同的目标电平的子电平；通过分别 利用不同的验证电压来验证存储单元；执行第二编程操作，以分开存储单元的阈值电压； 以及执行第三编程操作，以将存储单元的阈值电压分别增大至不同的目标电平。 根据实施例的操作半导体存储器件的方法包括：执行第一编程操作，以将分别具 有彼此不同的第一目标电平、第二目标电平及第三目标电平的第一存储单元、第二存储单 元及第三存储单元的阈值电压增大至低于不同的目标电平的子电平；执行第一验证操作， 以通过利用第一验证电压来验证第一存储单元；执行第二验证操作，以通过利用第二验证 电压来验证第二存储单元；执行第三验证操作，以通过利用第三验证电压来验证第三存储 单元；执行第二编程操作，以分开第一存储单元至第三存储单元的阈值电压；以及执行第 三编程操作，以对第一存储单元、第二存储单元及第三存储单元编程，其中，第一存储单元、 第二存储单元及第三存储单元的阈值电压分别大于第一目标电平、第二目标电平及第三目 标电平。 根据实施例的操作半导体存储器件的方法包括：限定多个存储单元组，每个存储 单元组包括具有不同的目标电平的存储单元；对所述多个存储单组执行第一编程操作，以 具有不同的阈值电压分布；通过利用不同的验证电压来验证具有不同的目标电平的存储单 元；执行第二编程操作，以将存储单元分开成为不同的阈值电压分布；以及执行第三编程 操作，以将存储单元的阈值电压分别增大至不同的目标电平。 根据实施例的半导体存储器件包括：存储单元阵列，包括储存数据的多个存储单 元；外围电路，适合用于对所述多个存储单元执行编程操作、读取操作及擦除操作；以及控 制电路，适合用于控制外围电路来：执行第一编程操作，以将存储单元中的具有不同的目标 电平的第一存储单元的阈值电压同时增大至低于不同的目标电平的子电平；通过分别利用 不同的验证电压来验证第一存储单元；执行第二编程操作，以分开第一存储单元的阈值电 压；以及执行第三编程操作，以将存储单元的阈值电压增大为分别大于不同的目标电平。 根据实施例的操作半导体存储器件的方法包括：通过利用第一编程脉冲对具有第 一编程目标电平的第一存储单元以及具有不同于第一编程目标电平的第二编程目标电平 的第二存储单元编程，以具有第一阈值电压分布；通过分别利用彼此不同的第一验证电压 及第二验证电压来验证第一存储单元及第二存储单元；通过利用第二编程脉冲来对第一存 储单元及第二存储单元编程，以分别具有彼此不同的第二阈值电压分布及第三阈值电压分 布；以及对第一存储单元及第二存储单元编程，以将其阈值电压分别增大至第一编程目标 电平及第二编程目标电平。【附图说明】 图1是图示根据本专利技术实施例的存储器件的示意图. 图2是图示根据各种编程方法的阈值电压分布的示图； 图3是图示根据本专利技术实施例的编程方法的流程图； 图4是图示根据本专利技术的第一实施例的编程方法的示图； 图5是图示根据本专利技术的第二实施例的编程方法的示图； 图6是图示根据本专利技术的第三实施例的编程方法的示图； 图7是图示根据本专利技术的第四实施例的编程方法的示图； 图8是图示根据本专利技术的第一实施例的三级单元模式的示图； 图9是图示设定编程脉冲和验证电压的方法的示图； 图10是图示根据本专利技术的第二实施例的三级单元模式的示图； 图11是图示根据本专利技术实施例的利用四级单元模式的编程方法的示图； 图12是图示根据本专利技术实施例的包括半导体存储器件的固态驱动器的框图；图13是图示根据本专利技术实施例的包括半导体存储器件的存储系统的框图；以及图14是根据本专利技术实施例的包括半导体存储器件的计算系统的示意性配置。【具体实施方式】 在下文中，将参照附图详细地描述各种示例性实施例。在附图中，为了便于图示， 可以夸大组件的厚度及长度。在以下描述中，为了简化及简洁起见，可以省略对相关功能及 构造的详细描述。在整个说明书及附图中，同样的附图标记指代同样的元件。 提供附图以容许本领域技术人员能够实现及理解本专利技术的范围。然而，本专利技术可 以以不同的形式来实施，并且不应该被解释为受限于所阐述的实施例。而是，提供这些实施 例使得本公开将是彻底的且完整的。此外，提供实施例以将本专利技术的范围完整传达给本领 域技术人员。 图1是图示根据本专利技术实施例的半导体存储器件的示意图。 参照图1，半导体存储器件1100可包括储存数据的存储单元阵列110、对存储单 元阵列110执行编程、读取及擦除操作的外围电路120、以及控制外围电路120的控制电路 130〇 存储单元阵列110可包括多个存储块。存储块可具有二维或三维结构。例如，二 维存储块可包括在半导体基板上水平地布置的多个串。三维存储块可包括在半导体基板上 水平地布置并堆叠的多个串。每个串可包括串联耦接在位线BL与共源极线之间的漏极选 择晶体管、存储单元和源极选择晶体管。 外围电路120可包括电压产生器21、行译码器22、页缓冲器23、列译码器24以及 输入/输出电路25。 电压产生器21可以响应于操作命令信号0P_CMD来产生具有各种电平的操作电 压。操作命令信号〇P_CMD可包括编程命令信号、读取命令信号以及擦除命令信号。例如，电 压产生器21可以产生具有各种电平的擦除电压Vera、编程电压Vpgm、读取电压Vread、通过 电压Vpass以及其它电压。擦除电压Vera可传输到所选择的存储块，包括编程电压Vpgm、 读取电压Vread以及通过电压Vpass的其它电压可传输至行译码器22。 行译码器22可以响应于行地址RADD来选择包括在存储单元阵列110中的存储块 中的一个，并且将操作电压传输至耦接到所选择的存储块的字线WL、漏极选择线DSL以及 源极选择线SSL。 页缓冲器23可以通过位线BL耦接本文档来自技高网...

【技术保护点】
一种操作半导体存储器件的方法，所述方法包括：执行第一编程操作，以将具有不同的目标电平的存储单元的阈值电压同时增大至低于不同的目标电平的子电平；通过分别利用不同的验证电压来验证存储单元；执行第二编程操作，以分开存储单元的阈值电压；以及执行第三编程操作，以将存储单元的阈值电压分别增大至不同的目标电平。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴玟相，李允峰，朴石光，许晃，李东郁，金明寿，赵诚勋，李相朝，鲜于昌辰，崔吉福，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR