一种半导体器件的制备方法技术

本发明专利技术涉及一种半导体器件的制备方法，所述方法包括提供半导体衬底，所述半导体衬底上形成有自对准双图案掩膜叠层，所述自对准双图案掩膜叠层包括依次形成的硬掩膜层、停止层、虚拟核材料层；图案化所述虚拟核材料层，以形成多个彼此隔离的虚拟核；在所述虚拟核的侧壁上形成间隙壁；去除所述虚拟核，保留所述间隙壁；以所述间隙壁为掩膜，蚀刻所述停止层、所述硬掩膜层，以将图案转移至所述硬掩膜层；以所述硬掩膜层为掩膜蚀刻部分所述半导体衬底，以在所述半导体衬底中形成多个鳍片。本发明专利技术的优点在于通过选用简化的自对准掩膜叠层以及简单的工艺过程制备得到最先进的（state-of the-art）的鳍片结构。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体地，本专利技术涉及。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出，但是FinFET技术中也存在很多挑战以及潜在的技术障碍。由于在批量生产中极限紫外线光刻(extreme-ultra-v1let, EUV)技术的延迟(delayed deployment),自对准双图案技术(Self-aligned double patterning, SADP)技术成为器件尺寸不断缩小的技术节点中广泛接受的掩膜版解决方案，因此自对准双图案技术(Self-aligned double patterning, SADP)技术成为制备尺寸较小的鳍片结构的一种选择。在SADP工艺技术中，复杂的掩膜叠层得到广泛的研究，但是也出现了很多问题，例如在鳍片制备过程中在虚拟核蚀刻之后如何保持预鳍片结构共形性(conformality),以及在预鳍片结构上形成的间隙壁层的变形性，上述因素均严重的影响制备得到的鳍片轮廓以及鳍片结构间距的一致性。因此虽然现有技术中鳍片器件的制备以及SADP技术均得到广泛的应用，但是应用SADP技术制备FinFET还存在很多问题需要解决，以保证制备得到的鳍片具有了良好的性能。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了解决现有技术中存在的问题，提供了，包括:提供半导体衬底，所述半导体衬底上形成有自对准双图案掩膜叠层，所述自对准双图案掩膜叠层包括依次形成的硬掩膜层、停止层、虚拟核材料层；图案化所述虚拟核材料层，以形成多个彼此隔离的虚拟核；在所述虚拟核的侧壁上形成间隙壁；去除所述虚拟核，保留所述间隙壁；以所述间隙壁为掩膜，蚀刻所述停止层、所述硬掩膜层，以将图案转移至所述硬掩膜层；以所述硬掩膜层为掩膜蚀刻部分所述半导体衬底，以在所述半导体衬底中形成多个鳍片。作为优选，所述间隙壁选用SiCN层。作为优选，所述停止层选用S1CN层。作为优选，所述虚拟核材料层选用多晶硅层。作为优选，所述多晶硅层上还依次形成有氧化物层、先进图案掩膜层以及抗反射介质层。作为优选，形成所述虚拟核的方法为:在所述自对准双图案掩膜叠层上形成图案化的底部抗反射层和光刻胶层，其中所述底部抗反射层和所述光刻胶层上形成有虚拟核图案；以所述底部抗反射层和所述光刻胶层为掩膜层蚀刻所述虚拟核材料层，以将所述虚拟核图案转移至所述虚拟核材料层中；去除所述底部抗反射层和所述光刻胶层。作为优选，形成所述间隙壁的方法为:在所述停止层以及所述虚拟核上形成间隙壁材料层；蚀刻去除位于所述停止层上方以及所述虚拟核上方的间隙壁材料层，以在所述虚拟核的侧壁上形成间隙壁。作为优选，在图案转移至所述硬掩膜层之后还进一步包括去除剩余所述停止层的步骤。作为优选，以所述硬掩膜层为掩膜蚀刻部分所述半导体衬底之后，所述方法还进一步包括:沉积隔离材料层，以覆盖所述硬掩膜层和所述鳍片；执行平坦化步骤，以去除部分所述硬掩膜层；去除剩余的所述硬掩膜层的同时蚀刻去除部分所述隔离材料层，以露出部分所述鳍片。作为优选，所述隔离材料层选用氧化物层。作为优选，选用H3PO4蚀刻去除剩余的所述硬掩膜层，同时蚀刻去除部分所述隔离材料层。作为优选，选用HF和TMAH去除所述虚拟核。作为优选，所述硬掩膜层包括依次形成的氮化物层和氧化物层。本专利技术为了解决现有技术中存在的问题提供了一种自对准双图案叠层以及工艺制备过程，所述工艺能够降低现有鳍片制备工艺的复杂程度，能够制备得到最先进的(state-of the-art)的鳍片结构。在本专利技术中所选用多晶硅作为形成预鳍片(pre-fin)材料，既用来形成所述虚拟核，蚀刻形成虚拟核的工艺可以参考虚拟多晶硅的蚀刻工艺，其中，所述虚拟核的线宽是所述间隙壁宽度的两倍甚至以上，因此在目前的技术节点中在光刻以及蚀刻过程中能更好的对所述虚拟核蚀刻，进一步提高工艺余裕。在本方中选用SiCN作为间隙壁材料，同时选用SiCN/Si0CN/SIN/Si02作为硬掩膜层作为蚀刻鳍片的掩膜，以保证所述鳍片蚀刻过程中的质量和一致性。本专利技术的优点在于:(I)本专利技术通过选用简化的自对准掩膜叠层以及简单的工艺过程制备得到最先进的(state-of the-art)的鳍片结构。(2)所述虚拟核材料层选用多晶硅层使所述虚拟核蚀刻工艺简单易行，形成具有高度统一的虚拟核轮廓。 (3)选用S1CN作为虚拟核的蚀刻停止层，所述S1CN具有高的蚀刻选择比以及低的湿法蚀刻速率，更加容易控制。(4)所述间隙壁选用SiN材料层，能够提供足够多的硬度以保证形成的所述间隙壁具有均一轮廓，以及具有较低的湿法蚀刻速率，以保证在工艺过程中更加容易控制。(5)所述硬掩膜层选用SiN/Si02，提供了更加简单的工艺过程以及集成方法。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1a-1j为本专利技术一【具体实施方式】中制备半导体器件的过程示意图；图2为本专利技术一【具体实施方式】中制备半导体器件工艺流程示意图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术所述半导体器件及其制备方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底上形成有自对准双图案掩膜叠层，所述自对准双图案掩膜叠层包括依次形成的硬掩膜层、停止层、虚拟核材料层；图案化所述虚拟核材料层，以形成多个彼此隔离的虚拟核；在所述虚拟核的侧壁上形成间隙壁；去除所述虚拟核，保留所述间隙壁；以所述间隙壁为掩膜，蚀刻所述停止层、所述硬掩膜层，以将图案转移至所述硬掩膜层；以所述硬掩膜层为掩膜蚀刻部分所述半导体衬底，以在所述半导体衬底中形成多个鳍片。

【技术特征摘要】

【专利技术属性】
技术研发人员：丁士成，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31