本发明专利技术提供一种双重图形及半导体器件结构的制作方法，所述双重图形包括：第一掩膜，具有相隔排列的至少两排条状图形阵列，各排条状图形阵列包括多个间隔排列的条状图形，且各该条状图形的端部对应为待切割区域；以及第二掩膜，其于第一掩膜的相邻两排条状图形阵列间具有切割窗口，且该切割窗口同时覆盖于所述两排条状图形阵列中各条状图形的端部。本发明专利技术采用一个宽度较大的切割窗口同时覆盖于所述两排条状图形阵列中各条状图形的端部，用于对两排线端同时进行切割，相比于现有采用两个小宽度切割窗分别对两排线端切割的方法来说，可以有效减小两排线端之间的距离，从而提高电路的集成度。
【技术实现步骤摘要】
本专利技术属于半导体制造领域，特别是涉及。
技术介绍
随着半导体技术的不断进步，器件的功能不断强大，随之而来的是半导体制造难度的与日俱增。目前，在32nm及其以下技术节点上，应用于关键层次的光刻工艺，由于其所需的分辨率指标已经超过现有的光学光刻平台的极限能力，业界采用了多种技术方案来解决该技术问题，而根据ITRS路线图所示,双重图形化技术(Double PatterningTechnology，简称DPT)、极紫外线技术(EUV)、电子术直写(EBL)等技术方案都被业界寄予了厚望。其中，双重图形化技术(DPT)是将一套高密度的电路图形分解拆分为两套或多套密集度较低的电路图，然后将它们印制到目标晶圆上。双重图形曝光有多种不同的实现方法，不过基本步骤都是先印制一半的图形，显影，刻蚀；然后重新旋涂一层光刻胶，再印制另一半的图形，最后利用硬掩膜或选择性刻蚀来完成整个光刻过程。栅极线宽是半导体器件的主要参数之一。减小线宽可以提高集成度以及减小器件尺寸。作小线宽栅极的光刻工艺会产生线端收缩(line-end shortening)。栅极线宽越小，线端收缩越严重。传统的方法是在光掩模上进行光学临近效应修正(optical proximitycorrect1n, 0PC)来矫正线端收缩。当线端收缩太严重，所需光学临近效应修正的修正量太大，以至于在光掩模上相邻两个线端图形形成重叠，导致光学临近效应修正方法失效。在这种情况下，就不得不增加一步线端切割工艺(line-end cut)。栅极线端切割工艺是在形成重叠线端的栅极线条之后，通过利用切割掩模版增加的线端切割光刻和线端切割刻蚀工艺来切断重叠的相邻两个线端光刻是通过对准、曝光等一系列步骤将目标图案转移到衬底上的工艺过程。但随着集成电路制造技术的不断发展，半导体器件的特征尺寸越来越小，单层曝光已不能满足对分辨率的要求，双层曝光能很好的解决分辨率的要求。如图1?图2所示，现有的一种线端切割工艺均采用宽度较小的切割窗口实现，然而，对于相邻的两排栅极线端101，采用两个宽度较小的切割窗口 102实现切割，两个切割窗口 102之间的距离受到如曝光或者工艺线宽等影响，两个切割窗口 102之间的必须具有一个较大的距离才能保证曝光和刻蚀的精度，如此，相邻的两排栅极线端101之间的距离受到切割窗口 102之间距离的限制，其距离也必须适应的增大，从而严重降低电路的集成度。因此，提供一种能够有效对栅极线端进行切割且能提高电路集成度的方法实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供，用于解决现有技术中由于切割窗口之间距离的限制而导致电路集成度严重降低的问题。为实现上述目的及其他相关目的，本专利技术提供一种双重图形，包括:第一掩膜，具有相隔排列的至少两排条状图形阵列，各排条状图形阵列包括多个间隔排列的条状图形，且各该条状图形的端部对应为待切割区域；第二掩膜，其于第一掩膜的相邻两排条状图形阵列间具有切割窗口，且该切割窗口同时覆盖于所述两排条状图形阵列中各条状图形的端部。作为本专利技术双重图形的一种优选方案，所述第一掩膜中，相邻两排条状图形阵列中的多个条状图形呈错位排列。作为本专利技术双重图形的一种优选方案，所述第一掩膜及第二掩膜包括透明基板以及图形化的遮光层。本专利技术还提供一种基于双重图形的半导体器件结构的制作方法，包括以下步骤:I)提供表面覆盖有结构层的半导体衬底；2)藉由所述第一掩膜于所述结构层表面形成第一光刻图形，通过该第一光刻图形将所述结构层刻蚀成具有相隔排列的至少两排条状结构阵列，且各条状结构阵列包括多个间隔排列的条状结构；3)去除所述第一光刻图形；4)藉由所述第二掩膜形成第二光刻图形，通过该第二光刻图形同时将相邻的所述两排条状结构阵列中各条状结构的端部刻蚀去除。作为本专利技术的半导体器件结构的制作方法的一种优选方案，所述结构层为介质层、多晶硅层、金属层中的一种或两种以上的叠层。作为本专利技术的半导体器件结构的制作方法的一种优选方案，相邻两排条状结构阵列中的多个条状结构呈错位排列。作为本专利技术的半导体器件结构的制作方法的一种优选方案，步骤2)所述第一光刻图形为图形化的光致抗蚀剂层。作为本专利技术的半导体器件结构的制作方法的一种优选方案，步骤2)所述第一光刻图形为图形化的硬掩膜层及光致抗蚀剂层组成的复合层。作为本专利技术的半导体器件结构的制作方法的一种优选方案，步骤4)所述第二光刻图形为图形化的光致抗蚀剂层。作为本专利技术的半导体器件结构的制作方法的一种优选方案，步骤4)所述第二光刻图形为图形化的硬掩膜层及光致抗蚀剂层组成的复合层。如上所述，本专利技术提供，所述双重图形包括:第一掩膜，具有相隔排列的至少两排条状图形阵列，各排条状图形阵列包括多个间隔排列的条状图形，且各该条状图形的端部对应为待切割区域；以及第二掩膜，其于第一掩膜的相邻两排条状图形阵列间具有切割窗口，且该切割窗口同时覆盖于所述两排条状图形阵列中各条状图形的端部。本专利技术采用一个宽度较大的切割窗口同时覆盖于所述两排条状图形阵列中各条状图形的端部，用于对两排线端同时进行切割，相比于现有采用两个小宽度切割窗分别对两排线端切割的方法来说，可以有效减小两排线端之间的距离，从而提高电路的集成度。【附图说明】图1?图2显示为现有技术中的一种用于线端切割的双重图形的结构示意图。图3?图4显示为本专利技术的双重图形的结构示意图。图5显示为本专利技术的基于双重图形的半导体器件结构的制作方法步骤流程示意图。元件标号说明201条状图形202切割窗口203有源区Sll?S14 步骤I)?步骤4)【具体实施方式】以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图3?5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。如图3?图4所示，本实施例提供一种双重图形，包括:第一掩膜，具有相隔排列的至少两排条状图形201阵列，各排条状图形201阵列包括多个间隔排列的条状图形201，且各该条状图形201的端部对应为待切割区域；第二掩膜，其于第一掩膜的相邻两排条状图形201阵列间具有切割窗口 202，且该切割窗口 202同时覆盖于所述两排条状图形201阵列中各条状图形201的端部。作为示例，如图3所示，所述第一掩膜中，相邻两排条状图形201阵列中的多个条状图形201呈错位排列。一般来说，所述第一掩膜用于制作条状的金属层、介质层、多晶硅栅等结构，在本实施例中，所述第一掩膜用于制作条状的多晶硅栅，所述多晶硅栅下方为有源区203，其通过前面的工序形成。在实际的生产过程中，采用所述第一掩膜形成的多个条状多晶硅当前第1页1 2 本文档来自技高网...
【技术保护点】
一种双重图形，其特征在于，包括：第一掩膜，具有相隔排列的至少两排条状图形阵列，各排条状图形阵列包括多个间隔排列的条状图形，且各该条状图形的端部对应为待切割区域；以及第二掩膜，其于第一掩膜的相邻两排条状图形阵列间具有切割窗口，且该切割窗口同时覆盖于所述两排条状图形阵列中各条状图形的端部。
【技术特征摘要】
【专利技术属性】
技术研发人员：余云初，沈忆华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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