根据本发明专利技术的各个实施例，半导体器件的特性得到改进。该半导体器件包括：形成在衬底上方的电位固定层、沟道下层、沟道层和势垒层、穿过势垒层并且一直到达沟道层中部的沟槽、经由绝缘膜设置在沟槽中的栅极电极、以及分别形成在势垒层之上在栅极电极两侧的源极电极和漏极电极。在一直到达电位固定层的通孔内的耦合部将电位固定层与源极电极电耦合。这可以减少特性诸如阈值电压和导通电阻的波动。
【技术实现步骤摘要】
【专利说明】半导体器件相关申请的交叉引用2013年12月16日提交的日本专利申请2013-259064号的公开，包括说明书、附图和摘要的全文，以引用的方式全部并入本文。
本专利技术涉及一种半导体器件，其可以适用于使用例如氮化物半导体的半导体器件。
技术介绍
近年来，使用具有比硅(Si)的能带隙更大的能带隙的II1- V族化合物的半导体器件已经得到了广泛关注。在这类半导体器件中，使用氮化镓(GaN)的MISFET具有以下优点:(I)击穿电场大，⑵电子饱和速度高，⑶导热率高，⑷可以在AlGaN与GaN之间形成良好的异质结，以及(5)构成材料无毒并且安全性高。例如，日本特开2008-288474号公报公开了一种AlGaN/GaN双异质结场效应晶体管，其包括AlGaN第一势皇层和含有Fe作为杂质的GaN缓冲层。在缓冲层中的Fe提供了载流子捕获效应并且提高了缓冲层的导带的能级。这抑制了载流子累积至缓冲层/第一势皇层的界面，从而降低了泄漏电流。进一步地，日本特开2011-238685号公报公开了一种HEMT，其具有:第一 GaN/AIN超晶格层，其中GaN层和AlN层成对地交替堆叠；以及第二 GaN/AIN超晶格层，其中GaN层和AlN层成对地交替堆叠，设置为第一 GaN/AIN超晶格层接触。
技术实现思路
本专利技术人一直从事对使用上面所描述的氮化物半导体的半导体器件的研宄与开发，现在专注于研宄其特性的改进。在研宄过程中，已经发现使用氮化物半导体的半导体器件的特性仍有改进的空间。根据本说明书中的说明和附图，本专利技术的其他目的和新型特征将变得显而易见。在本申请中公开的优选实施例中，将对典型实施例的概要进行如下简要阐释。作为在本申请中公开的优选实施例示出的半导体器件具有形成在衬底上方的电位固定层(potential fixing layer)、沟道下层(channel underlayer)、沟道层、和势皇层。然后，半导体器件具有设置在沟道层之上的栅极电极、以及分别形成在沟道层之上在栅极电极两侧的源极电极和栅极电极。然后，电位固定层和源极电极通过耦合部耦合，该耦合部在一直到达电位固定层的通孔(through hole)内。根据在本申请中公开的典型实施例中示出的半导体器件，半导体器件的特性可以得到改进。【附图说明】图1是示意性地图示了第一实施例的半导体器件的配置的截面图；图2是图示了第一实施例的半导体器件的配置的平面图；图3是图示了第一实施例的半导体器件的配置的截面图；图4是图示了第一实施例的半导体器件的配置的截面图；图5是图示了根据第一实施例的半导体器件的制造步骤的截面图；图6是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图5之后的制造步骤的截面图。图7是图示了根据第一实施例的半导体器件的制造步骤的截面图；图8是图示了根据第一实施例的半导体器件的制造步骤的平面图；图9是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图6之后的制造步骤的截面图。图10是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图7之后的制造步骤的截面图。图11是图示了根据第一实施例的半导体器件的制造步骤的平面图；图12是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图9之后的制造步骤的截面图。图13是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图10之后的制造步骤的截面图。图14是图示了根据第一实施例的半导体器件的制造步骤的平面图；图15是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图12之后的制造步骤的截面图。图16是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图13之后的制造步骤的截面图。图17是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图15之后的制造步骤的截面图。图18是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图16之后的制造步骤的截面图。图19是图示了根据第一实施例的半导体器件的制造步骤的平面图；图20是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图17之后的制造步骤的截面图。图21是图示了根据第一实施例的半导体器件的制造步骤的截面图，该图是图示了继图18之后的制造步骤的截面图。图22是图示了根据第一实施例的半导体器件的制造步骤的平面图；图23是针对在半导体器件的栅极电极正下方的设置有非掺杂氮化镓层(1-GaN层)替代电位固定层(P-GaN层)的部分的能带图；图24是针对当在第一实施例中设置有电位固定层(ρ-GaN层)时在半导体器件的栅极电极正下方的部分的能带图；图25是图示了在纵向方向上的漏极击穿电压与在电位固定层中活化的受体浓度之间的关系的图表；图26是示意性地图示了根据第二实施例的半导体器件的配置的截面图；图27是图示了根据第二实施例的半导体器件的配置的平面图；图28是图示了根据第二实施例的半导体器件的配置的截面图；图29是图示了根据第二实施例的半导体器件的制造步骤的截面图；图30是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图29之后的制造步骤的截面图；图31是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图30之后的制造步骤的截面图；图32是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图31之后的制造步骤的截面图；图33是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图32之后的制造步骤的截面图；图34是图示了根据第二实施例的半导体器件的制造步骤的截面图，该图是图示了继图33之后的制造步骤的截面图；图35是示意性地图示了根据第三实施例的半导体器件的配置的截面图；图36是图示了根据第三实施例的半导体器件的制造步骤的截面图；图37是图示了根据第三实施例的半导体器件的制造步骤的截面图，该图是图示了继图36之后的制造步骤的截面图；图38是图示了根据第三实施例的半导体器件的制造步骤的截面图，该图是图示了继图37之后的制造步骤的截面图；图39是图示了根据第三实施例的半导体器件的制造步骤的截面图，该图是图示了继图38之后的制造步骤的截面图；图40是图示了根据第三实施例的半导体器件的制造步骤的截面图，该图是图示了继图39之后的制造步骤的截面图；图41是示意性地图示了根据第四实施例的半导体器件的配置的截面图；以及图42是图示了根据第四实施例的半导体器件的配置的截面图。【具体实施方式】在以下实施例中，出于方便的目的，在将实施例分成多个部分或实施例之后进行说明。然而，除非另有明确说明，它们不是互无关系的，而是按下述方式相关联，一个部分或实施例可以是其他部分或实施例的一部分或整体的修改例、应用示例、细节阐释、补充阐释等。进一步地，在以下实施例中，当提及元件的数目等(包括个数、数值、数量、范围等)时，元件的数目并不限于特定数目，而是可以大于或者小于该特定数目，除非是另外特别指出，以及除了从原理上明确限于特定数目的情况以外。进一步地，不言自明的，在以下实施例中，其构成要素(element)(包括要素步骤等)不总是不可缺少的，除非另外特别指出的情况下本文档来自技高网...
【技术保护点】
一种半导体器件，包括：形成在衬底之上的第一氮化物半导体层；形成在所述第一氮化物半导体层之上的第二氮化物半导体层；形成在所述第二氮化物半导体层之上的第三氮化物半导体层；形成在所述第三氮化物半导体层之上的第四氮化物半导体层；穿过所述第四氮化物半导体层并且一直到达所述第三氮化物半导体层的沟槽；经由栅极绝缘膜设置在所述沟槽中的栅极电极；分别形成在所述栅极电极两侧在所述第四氮化物半导体层之上的第一电极和第二电极；以及用于将所述第一电极与所述第一氮化物半导体层耦合的耦合部，其中所述第三氮化物半导体层的电子亲和力大于所述第二氮化物半导体层的电子亲和力，其中所述第四氮化物半导体层的电子亲和力小于所述第二氮化物半导体层的电子亲和力，以及其中所述第一氮化物半导体层含有p型或n型的杂质。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：中山达峰，宫本广信，冈本康宏，三浦喜直，井上隆，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。