一种半导体器件制备工艺制造技术

本发明专利技术公开了一种具有超结结构的半导体器件制备工艺，包括如下步骤：提供一第一导电类型的半导体衬底，在该半导体衬底之上制备具有若干第一沟槽的牺牲层；制备一侧墙覆盖在第一沟槽的侧壁；制备第二导电类型的第一外延层将第一沟槽进行填充；移除牺牲层和侧墙，以在第一外延层中形成第二沟槽；制备第一导电类型的第二外延层将第二沟槽进行填充。本发明专利技术通过采用先进的无定形碳工艺，使得超结结构的N型半导体材料和P型半导体材料界面垂直平整，并且N型半导体材料和P型半导体材料宽度保持精确一致，提高了超结器件性能。并且由于采用先进的无定形碳工艺，P柱和N柱宽度可以减小到40nm以下，从而大大降低元胞面积。

【技术实现步骤摘要】

本专利技术涉及半导体制备领域，确切的说，具体涉及一种具有超结结构的半导体器件制备工艺。
技术介绍
在高压MOSFET领域(400V～1000V)，超结(Super Junction)结构作为一种先进的漂移区结构越来越受到工业界的重视。超结结构的漂移区采用交替的PN结结构取代传统高压MOSFET中单一导电类型漂移区，在漂移区引入了横向电场，使得器件漂移区在较小的关断电压下即可完全耗尽，击穿电压仅与耗尽层厚度及临界电场有关。因此，在相同耐压下，超结结构漂移区的掺杂浓度可以提高一个数量级，可以降低导通电阻5～10倍。功率MOSFET典型应用于需要功率转换和功率放大的器件中。对于功率转换器件来说，市场上可买到的代表性的器件譬如电性的双扩散MOSFET(DMOSFET)。在常规化的功率晶体管中，大部分的击穿电压BV都由漂移区承载，为了给器件提供较高的击穿电压BV，漂移区一般需要轻掺杂。然而轻掺杂的漂流区会产生高导通电阻Rdson。对于一个典型的晶体管而言，简化的认为导通电阻与BV2.5成正比。因此，对于传统的晶体管，随着击穿电压BV的增加，导通电阻也急剧增大。如附图1所示的超级结器件是一种众所周知的功率半导体器件。超级结晶体管提出了一种可以在维持很高的断开状态击穿电压BV的同时，获得很低的导通电阻的方法。超级结器件含有形成在漂移区中的交替的P‐型和N‐型掺杂立柱。在MOSFET切换为断开状态时，可以在相对比较低的电压下，立柱就完全耗尽，从而能够维持很高的击穿电压，因为立柱横向耗尽，因此整个P和N型立柱基本都耗尽。对于超级结，导通电阻的增加与击穿电压BV成正比，比传统的半导体结构增加地更加缓慢。因此，对于相同的高击穿电压BV，超级结器件比传统的MOSFET器件具有更低的导通电阻。或者换一种说法，相反地，对于特定的导通电阻，超级结器件比传统的MOSFET具有更高的BV。关于超级结的更多相关内容，如Iwamoto，Sato等人于2002年在“第十四届功率半导体器件和集成电路研讨会公报”所涉文献第241－244页揭示的“24mΩcm2680V硅超级结MOSFET”中详细的提出了超级结器件，特此引用其全文以作参考。目前超级结的结构主要由二种工艺实现：多次外延、深槽外延，制造的难点在于形成具高深宽比之特征的P型半导体柱和N型半导体柱。多次外延方法是在N+型半导体衬底上采用多次外延方式生长需要厚度的漂移区，每次外延后进行P型离子注入，最后退火而形成连续的P型半导体柱。该方法工艺复杂，耗时长和成本高，且难以降低元胞面积。深槽外延方法是在一定厚度的N型半导体外延层上刻蚀深槽，然后在深槽中进行P型半导体外延生长。该方法相对多次外延工艺方法简单，也降低了成本，但深槽外延时填充较困难，刻蚀深宽比较大的沟槽工艺难度大且需要昂贵的设备。为此，一些现有技术中在基于深槽外延的基础上提出了各种新型的工艺方法，可以降低制备超级结的工艺难度，但在进行P型半导体材料外延过程中很难使得P型半导体材料的垂直侧面平整，导致在外延N型半导体材料后就致使PN界面处也不平整，从而会影响到反向耐压。另外，通过外延来精确控制P型半导体材料和N型半导体材料宽度一致难度较大，并且难于降低元胞面积。
技术实现思路
本专利技术提供了一种新型的超结器件制备方法，不仅有效降低超结工艺难度，同时保证了PN界面更加垂直平整，提高器件的反向耐压能力，为了实现以上技术效果，可采用如下步骤来制备超结半导体器件：在第一导电类型的半导体衬底之上制备具有若干第一沟槽的牺牲层；制备一侧墙覆盖在第一沟槽的侧壁；制备第二导电类型的第一外延层将第一沟槽进行填充；依次移除牺牲层和侧墙，以在第一外延层中形成若干第二沟槽；制备第一导电类型的第二外延层将第二沟槽进行填充。上述的半导体器件制备工艺，其中，半导体衬底包括底部衬底和覆盖在该底部衬底之上的缓冲层；缓冲层的离子掺杂浓度小于底部衬底的离子掺杂浓度。上述的半导体器件制备工艺，其中，制备具有若干第一沟槽的牺牲层的步骤包括：于半导体衬底之上自下而上依次形成牺牲层、第一介质层、第二介质层和光刻胶；进行光刻工艺，于光刻胶和第一介质层、第二介质层中形成若干开口；利用开口对牺牲层进行刻蚀，以在牺牲层中形成若干第一沟槽。上述的半导体器件制备工艺，其中，第一介质层为DARC层，第二介质层为BARC层。上述的半导体器件制备工艺，其中，在牺牲层中形成若干第一沟槽后，移除光刻胶和第二介质层，并保留位于牺牲层顶部的第一介质层。上述的半导体器件制备工艺，其中，采用湿法刻蚀工艺移除光刻胶和第二介质层，但不用灰化处理的移除方式，避免牺牲层受损伤。上述的半导体器件制备工艺，其中，在牺牲层中形成若干第一沟槽后，移除光刻胶、第二介质层和第一介质层。上述的半导体器件制备工艺，其中，采用湿法刻蚀工艺移除光刻胶、第二介质层和第一介质层，但不用灰化处理的移除方式，避免牺牲层受损伤。上述的半导体器件制备工艺，其中，牺牲层为无定形碳；采用灰化处理移除牺牲层。上述的半导体器件制备工艺，其中，侧墙为硅的氧化物；在移除牺牲层之后，再采用氟化氢溶液移除侧墙。上述的半导体器件制备工艺，其中，侧墙为硅的氮化物；在移除牺牲层之后，再采用热磷酸溶液移除侧墙。上述的半导体器件制备工艺，其中，侧墙厚度为5‐20μm。上述的半导体器件制备工艺，其中，牺牲层和第一介质层的厚度之和与第一沟槽宽度的比值在5:1至1:1之间。上述的半导体器件制备工艺，其中，牺牲层的厚度与第一沟槽的比值在5:1至1:1之间。上述的半导体器件制备工艺，其中，制备第一外延层时，外延速率不大于1.5μm/分钟。上述的半导体器件制备工艺，其中，制备第二外延层时，外延速率不大于2μm/分钟。上述的半导体器件制备工艺，其中，第一导电类型为N型，第二导电类型为P型。上述的半导体器件制备工艺，其中，移除牺牲层和侧墙后，形成的第二沟槽具有平坦面的垂直侧壁形貌。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本专利技术的主旨。图1为一种加入肖特基接触的超结半导体器件截面图；图2A～2L为本专利技术在一种实施例中制备超结器件的主要过程图；图3A～3C为本专利技术在一种实施例中制备超结器件的部分过程图；图4～6为本文档来自技高网...

【技术保护点】
一种半导体器件制备工艺，其特征在于，包括如下步骤：在第一导电类型的半导体衬底之上制备具有若干第一沟槽的牺牲层；制备一侧墙覆盖在第一沟槽的侧壁；制备第二导电类型的第一外延层将第一沟槽进行填充；依次移除牺牲层和侧墙，以在第一外延层中形成若干第二沟槽；制备第一导电类型的第二外延层将第二沟槽进行填充。

【技术特征摘要】
1.一种半导体器件制备工艺，其特征在于，包括如下步骤：
在第一导电类型的半导体衬底之上制备具有若干第一沟槽的牺牲层；
制备一侧墙覆盖在第一沟槽的侧壁；
制备第二导电类型的第一外延层将第一沟槽进行填充；
依次移除牺牲层和侧墙，以在第一外延层中形成若干第二沟槽；
制备第一导电类型的第二外延层将第二沟槽进行填充。
2.如权利要求1所述的半导体器件制备工艺，其特征在于，半导体衬底包
括底部衬底和覆盖在该底部衬底之上的缓冲层；
缓冲层的离子掺杂浓度小于底部衬底的离子掺杂浓度。
3.如权利要求1所述的半导体器件制备工艺，其特征在于，制备具有若干
第一沟槽的牺牲层的步骤包括：
于半导体衬底之上自下而上依次形成牺牲层、第一介质层、第二介质层和光
刻胶；
进行光刻工艺，于光刻胶和第一介质层、第二介质层中形成若干开口；
利用开口对牺牲层进行刻蚀，以在牺牲层中形成若干第一沟槽。
4.如权利要求3所述的半导体器件制备工艺，其特征在于，第一介质层为
DARC层，第二介质层为BARC层。
5.如权利要求3所述的半导体器件制备工艺，其特征在于，在牺牲层中形
成若干第一沟槽后，
移除光刻胶和第二介质层，并保留位于牺牲层顶部的第一介质层。
6.如权利要求5所述的半导体器件制备工艺，其特征在于，采用湿法刻蚀
工艺移除光刻胶和第二介质层，但不用灰化处理的移除方式，避免牺牲层受损伤。
7.如权利要求3所述的半导体器件制备工艺，其特征在于，在牺牲层中形

\t成若干第一沟槽后，
移除光刻胶、第二介质层和第一介质层。...

【专利技术属性】
技术研发人员：黄晓橹，
申请(专利权)人：中航重庆微电子有限公司，
类型：发明
国别省市：重庆;85