MOS器件的制作方法技术

一种MOS器件的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成伪栅结构，所述伪栅结构顶部具有硬掩模层；在所述伪栅结构两侧形成侧墙；在所述伪栅结构两侧的半导体衬底内形成源极和漏极；采用第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙；采用第二偏置电压干法刻蚀工艺蚀刻剩余的所述硬掩模层和所述侧墙。所述MOS器件的制作方法能够去除所述硬掩模层和所述侧墙，并且可以防止在去除所述硬掩模层和所述侧墙的过程中，对所述金属硅化物造成严重破坏。

【技术实现步骤摘要】
【专利摘要】一种MOS器件的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成伪栅结构，所述伪栅结构顶部具有硬掩模层；在所述伪栅结构两侧形成侧墙；在所述伪栅结构两侧的半导体衬底内形成源极和漏极；采用第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙；采用第二偏置电压干法刻蚀工艺蚀刻剩余的所述硬掩模层和所述侧墙。所述MOS器件的制作方法能够去除所述硬掩模层和所述侧墙，并且可以防止在去除所述硬掩模层和所述侧墙的过程中，对所述金属硅化物造成严重破坏。【专利说明】MOS器件的制作方法
本专利技术涉及半导体工艺领域，尤其是涉及一种MOS器件的制作方法。
技术介绍
为了尽可能地改善金属氧化物半导体(MOS)器件的电学性能，在沟道区区域中引入应力成为MOS器件制作工艺中的重要手段。有多种方法可以在沟道区区域中引入应力，其中之一就是应力临近技术(Stress Proximity Technology, SPT)。SPT通过在半导体衬底表面和栅结构表面沉积应力层，使应力层的应力被转移到沟道区区域中，达到提高电子或空穴迁移率的效果。 在MOS器件制作工艺中，栅结构两侧通常形成有侧墙。在使用SPT时，为了能够使应力层的应力更加充分地转移到沟道区区域，需要缩小应力层与沟道区区域之间的距离。因此，通常将侧墙去除后再沉积应力层。应力层同时还能够扩大后续形成的层间介质层的填充工艺边际。 随着半导体器件尺寸缩小，MOS器件通常采用高介电常数栅介质层和金属栅(HighK-Metal Gate,HKMG)构成的栅结构以替代传统的多晶硅栅结构，从而防止栅极出现较大的漏电流。 在形成HKMG栅结构过程中，需要先形成具有伪栅极的伪栅结构，而伪栅结构侧面形成有上述侧墙，并且，在伪栅结构顶部还形成有硬掩模层。 在形成HKMG栅结构的后续工艺中，需要沉积层间介质层(inter layerdielectric, ILD)覆盖半导体衬底表面和伪栅结构,然后通过化学机械平坦化(chemicalmechanical planarizat1n, CMP)方法研磨层间介质层,使伪栅结构的上表面重新暴露出来，从而使层间介质层上表面和伪栅结构上表面齐平。 但是，化学机械平坦化工艺对伪栅极与硬掩模层的选择比相差较小，如果不事先去除硬掩模层，那么，在化学机械平坦化过程中，在彻底去除硬掩模层时，硬掩模层下方的伪栅极也势必被磨掉一部分，从而导致伪栅极高度减小。而伪栅极高度减小将导致后续金属栅极的高度减小，金属栅极的高度减小会导致MOS器件性能下降，因此通常需要在化学机械平坦化之前去除硬掩模层。 由上述可知，在HKMG栅结构的SPT工艺过程中，需要去除侧墙和硬掩模层。 为去除侧墙和硬掩模层，现有方法通常采用湿法刻蚀或者干法刻蚀。 采用现有湿法刻蚀去除侧墙和硬掩模层时，如果蚀刻时间太短，则侧墙和硬掩模层会有残留，残留的侧墙和硬掩模层对后续应力转移和平坦化工艺造成不利影响；如果蚀刻时间太长，则会对有源区上部形成的金属硅化物造成严重损伤，导致金属硅化物层减薄，电连接引出能力下降，半导体器件的电阻升高，电流降低，半导体器件的性能下降，而且对于湿法刻蚀，时间太长会有锗硅损伤的问题，一旦锗硅损伤，器件将会失效。 采用现有干法刻蚀去除侧墙和硬掩模层时，同样的，如果蚀刻时间太短，则硬掩模层会有残留，如果蚀刻时间太长，对金属硅化物造成严重损伤。 因此，如何去除侧墙和硬掩模层，并防止在去除侧墙和硬掩模层的工艺过程中对金属硅化物层造成严重损伤，成为本领域技术人员亟需解决的问题。
技术实现思路
本专利技术解决的问题是提供一种MOS器件的制作方法，以防止在去除侧墙和硬掩模层的工艺过程中对金属硅化物层造成严重损伤，从而提高半导体器件性能。 为解决上述问题，本专利技术提供一种MOS器件的制作方法，包括: 提供半导体衬底； 在所述半导体衬底上形成伪栅结构，所述伪栅结构顶部具有硬掩模层； 在所述伪栅结构两侧形成侧墙； 在所述伪栅结构两侧的半导体衬底内形成源极和漏极； 采用第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙； 采用第二偏置电压干法刻蚀工艺蚀刻剩余的所述硬掩模层和所述侧墙。 可选的，所述第一偏置电压干法刻蚀工艺的偏置电压为O?100V，所述第二偏置电压干法刻蚀工艺的偏置电压为100?2000V。 可选的，所述第一偏置电压干法刻蚀工艺与所述第二偏置电压干法刻蚀工艺在同一设备中进行。 可选的，所述第一偏置电压干法刻蚀和所述第二偏置电压干法刻采用的气体包括(:册3、01#2、01#、02、!1(:1、耶1'、502、抱、!12和CH4中的一种或者多种，气体压强范围包括O?200mTorr，射频功率范围包括O?2000W。 可选的，所述第一偏置电压干法刻蚀工艺的偏置电压为100?2000V，所述第二偏置电压干法刻蚀工艺的偏置电压为O?100V。 可选的，所述第一偏置电压干法刻蚀和所述第二偏置电压干法刻采用的气体包括(:册3、01#2、01#、02、!1(:1、耶1'、502、抱、!12和CH4中的一种或者多种，气体压强范围包括O?200mTorr，射频功率范围包括O?2000W。 可选的，在所述伪栅结构两侧的半导体衬底内形成源极和漏极之后，且在采用所述第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙之前，在所述源极和所述漏极上形成金属娃化物层。 可选的，所述侧墙的材料包括氮化硅，所述硬掩模层的材料包括氮化硅，所述侧墙的厚度范围包括1nm?35nm，所述硬掩模层的厚度范围包括5nm?50nm。 可选的，所述侧墙为单层结构或者双层结构，所述双层结构包括位于第一侧墙和第二侧墙。 可选的，所述方法还包括: 沉积应力层； 形成层间介质层覆盖所述应力层、所述半导体衬底和所述伪栅结构； 使用化学机械平坦化研磨所述层间介质层，直至所述伪栅结构的上表面与所述层间介质层上表面齐平。 与现有技术相比，本专利技术的技术方案具有以下优点: 本专利技术的技术方案采用第一偏置电压干法刻蚀工艺和第二偏置电压干法刻蚀工艺对硬掩模层和侧墙进行蚀刻，因此可以通过控制第一偏置电压干法刻蚀工艺和第二偏置电压干法刻蚀工艺的蚀刻时间，使金属硅化物被蚀刻的厚度达到最小值，从而既保证将硬掩模层和侧墙去除干净，又保证金属硅化物不受到严重破坏，既提高后续应力层的应力转移作用，又保证金属硅化物具有良好的导电性能，提高半导体器件的性能。 【专利附图】【附图说明】 图1至图5为本专利技术MOS器件的制作方法实施例示意图。 【具体实施方式】 干法刻蚀在去除侧墙和硬掩模层时，如果采用低偏置电压，则对侧墙的蚀刻速率较大，而对硬掩模层的蚀刻速率较小，此时如果蚀刻时间太短，则硬掩模层会有残留，如果蚀刻时间太长，会对金属硅化物造成严重损伤；如果换成高偏置电压的干法刻蚀进行蚀刻，虽然对硬掩模层的蚀刻速率增大，缩短了刻蚀时间，但是高偏置电压的干法刻蚀对侧墙的蚀刻速率较小，因此，需要额外的时间用于蚀刻侧墙，从而同样导致对金属硅化物造成损伤。 为此，本专利技术提供一种MOS器件的制作方法，所述制作方法在去除硬掩模层和侧墙时，先采用第一偏置电压干法刻蚀工艺进行蚀刻，再采用第二偏置电压干法刻本文档来自技高网...

【技术保护点】
一种MOS器件的制作方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成伪栅结构，所述伪栅结构顶部具有硬掩模层；在所述伪栅结构两侧形成侧墙；在所述伪栅结构两侧的半导体衬底内形成源极和漏极；采用第一偏置电压干法刻蚀工艺蚀刻所述硬掩模层和所述侧墙；采用第二偏置电压干法刻蚀工艺蚀刻剩余的所述硬掩模层和所述侧墙。

【技术特征摘要】

【专利技术属性】
技术研发人员：于书坤，韦庆松，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31