一种低导通电阻沟槽功率MOS器件结构及其制备方法技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种低导通电阻沟槽功率MOS器件结构及其制备方法，通过于沟槽侧壁形成氮化硅层作为保护并进行第二次沟槽刻蚀的方法以及设置沟槽底部氧化层的厚度大于沟槽上部侧壁氧化层的厚度，可明显改善沟槽底部以及外延层处的电场分布（使外延层电场分布平缓），使击穿电压提高；该结构采用电荷平衡原理，在得到相同耐压的基础上可以降低原材料电阻来达到降低导通电阻的目的；同时该结构并没有增加沟槽的宽度以及增加元胞间距，从而在有效面积上不影响导通电阻的升高。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种低导通电阻沟槽功率MOS器件结构及其制备方法。
技术介绍
随着半导体技术的不断发展，功率MOS晶体管器件以其输入阻抗高、低损耗、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等优点，逐渐替代双极型器件成为当今功率器件发展的主流。目前，功率MOS管广泛的采用沟槽型结构，沟槽的侧壁和底部的氧化层厚度基本一致，在沟槽底部电场分布很陡峭，造成接触电压下降。一个理想的功率半导体器件应该具有好的静态和动态特征，其中功率损耗是衡量动态特征的一个重要标志。功耗又由导通损耗所决定，导通损耗主要受制于导通电阻大小的影响（FOM=Ron*Qgd)，其中导通电阻越大，功耗越大，导通电阻越小，功耗越小。因此降低导通电阻已经成为功率MOS管发展的一种必然趋势，在现有的工艺技术中，主要是通过提高元胞密度，减小元胞间距或减少工艺窗口的方式降低导通电阻，然而这些都会使得工艺制造难度增加，这是本领域技术人员所不愿意见到的。
技术实现思路
针对上述存在的问题，本专利技术公开了一种低导通电阻沟槽功率MOS器件结构，包括：第一导电类型重掺杂衬底，所述第一导电类型重掺杂衬底上方分为元胞区和终端区；第一导电类型轻掺杂外延层，设置于所述第一导电类型重掺杂衬底之上；第二导电类型掺杂层，设置于所述元胞区的第一导电类型轻掺杂外延层之上；若干元胞区沟槽，贯穿所述第二导电类型掺杂层设置于所述元胞区的第一导电类型轻掺杂外延层中，所述元胞区沟槽包括第一沟槽区域和位于所述第一沟槽区域之上的第二沟槽区域，且覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度大于覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度；若干终端区沟槽，设置于所述终端区的所述第一导电类型轻掺杂外延层中，且覆盖所述终端区沟槽底部及其侧壁的栅极介质层的厚度与覆盖所述第一沟槽区域底部的栅极介质层的厚度相同。上述的低导通电阻沟槽功率MOS器件结构，其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度。上述的低导通电阻沟槽功率MOS器件结构，其中，相邻所述元胞区沟槽之间的第二导电类型掺杂层中均形成有第二导电类型体区接触区。上述的低导通电阻沟槽功率MOS器件结构，其中，所述MOS器件结构还包括：多晶硅层，设置于所述元胞区沟槽和所述终端区沟槽中，且所述多晶硅层的上表面低于所述第二导电类型掺杂层的上表面；接触孔，贯穿位于所述第一导电类型轻掺杂外延层之上的所述栅极介质层设置于所述第二导电类型体区接触区中，且所述接触孔中填充有金属。上述的低导通电阻沟槽功率MOS器件结构，其中，所述多晶硅层的上表面与所述第二导电类型掺杂层的上表面的高度差为10～50埃。上述的低导通电阻沟槽功率MOS器件结构，其中，所述接触孔和所述元胞区沟槽之间还设置有源区，且所述源区位于所述第二导电类型体区接触区之上。上述的低导通电阻沟槽功率MOS器件结构，其中，所述第一导电类型为N型，所述第二导电类型为P型。上述的低导通电阻沟槽功率MOS器件结构，其中，所述栅极介质层为氧化层。上述的低导通电阻沟槽功率MOS器件结构，其中，所述第一沟槽区域的深度为0.5～0.8μm。上述的低导通电阻沟槽功率MOS器件结构，其中，覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度为1000～2000埃。上述的低导通电阻沟槽功率MOS器件结构，其中，覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度为100～300埃。本专利技术还公开了一种低导通电阻沟槽功率MOS器件结构的制备方法，包括如下步骤：提供一具有元胞区和终端区的半导体结构，所述半导体结构包括第一导电类型重掺杂衬底和位于所述第一导电类型重掺杂衬底之上的第一导电类型轻掺杂外延层；进行第一次沟槽刻蚀工艺，以于所述元胞区的第一导电类型轻掺杂外延层中形成若干第一沟槽，同时于所述终端区的第一导电类型轻掺杂外延层中形成若干第二沟槽；于所述第一沟槽和第二沟槽的侧壁形成阻挡层，所述阻挡层包括覆盖所述第一沟槽和第二沟槽侧壁的第一氧化层和覆盖所述第一氧化层表面的氮化硅层；以所述阻挡层为掩膜对所述第一沟槽和第二沟槽进行第二次沟槽刻蚀工艺，以形成第一沟槽延长区和第二沟槽延长区，所述第一沟槽和所述第一沟槽延长区形成元胞区沟槽，所述第二沟槽和所述第二沟槽延长区形成终端区沟槽；移除位于所述终端区沟槽内的所述阻挡层后，形成第二氧化层以将所述第一沟槽延长区、所述终端区沟槽的内壁予以覆盖，且所述第二氧化层的厚度大于所述第一氧化层的厚度；移除位于所述元胞区的所述氮化硅层后，继续后续的功率MOS器件的制备工艺。上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第一次沟槽刻蚀工艺包括：于所述第一导电类型轻掺杂外延层之上形成具有沟槽图形的硬掩膜；以所述硬掩膜为掩膜刻蚀所述第一导电类型轻掺杂外延层形成所述第一沟槽和所述第二沟槽。上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述硬掩膜为氧化物、氮化物以及氧化物形成的叠层结构。上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述继续后续的功率MOS器件的制备工艺的步骤包括：于所述终端区沟槽和所述元胞区沟槽中形成多晶硅层，且所述多晶硅层的上表面低于所述第一导电类型轻掺杂外延层的上表面；对相邻所述元胞区沟槽之间的区域进行第二导电类型的离子注入以于所述第一导电类型轻掺杂外延层的上部形成第二导电类型掺杂区；于所述第二导电类型掺杂区中形成源区离子注入区和第二导电类型体区接触区；刻蚀所述源区离子注入区至所述第二导电类型体区接触区中停止以形成接触孔；于所述接触孔中沉积金属以形成所述功率MOS器件。上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第一导电类型为N型，第二导电类型为P型。上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，于所述终端区沟槽和所述元胞区沟槽中形成多晶硅层，且所述多晶硅层的上表面低于所述第一导电类型轻掺杂外延层的上表面的步骤包括：沉积多晶硅层以充满所述终端区沟槽和所述元胞区沟槽；回刻所述多晶硅层，使得所述多晶硅层的上表面与所述第一导电类型轻掺杂外延层的上表面之间的高度差为10～50埃。上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第一沟槽延长区和第二沟槽延长区的深度为0.5～0.8μm。上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第一氧化层的厚度为100～300埃。上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第二氧化层的厚度为1000～2000埃。上述专利技术具有如下优点或者有益效果：本专利技术公开了一种低导通电阻沟槽功率MOS器件结构及其制备方法，通过于沟槽侧壁形成氮化硅层作为保护并进行第二次沟槽刻蚀的方法以及设置沟槽底部氧化层的厚度大于沟槽上部侧壁氧化层的厚度，可明显改善沟槽底部以及外延层处的电场分布（使外延层电场分布平缓），使击穿电压提高；该结构采用电荷平衡原理，在得到相同耐压的基础上可以降低原材料电阻来达到降低导通电阻的目的；同时该结构并没有增加沟槽的宽度以及增加元胞间距，从而在有效面积上不影响导通电阻的升高。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、外形和优点将会变得更加明显。在全部附图中相同的标本文档来自技高网...

【技术保护点】
一种低导通电阻沟槽功率MOS器件结构，其特征在于，包括：第一导电类型重掺杂衬底，所述第一导电类型重掺杂衬底上方分为元胞区和终端区；第一导电类型轻掺杂外延层，设置于所述第一导电类型重掺杂衬底之上；第二导电类型掺杂层，设置于所述元胞区的第一导电类型轻掺杂外延层之上；若干元胞区沟槽，贯穿所述第二导电类型掺杂层设置于所述元胞区的第一导电类型轻掺杂外延层中，所述元胞区沟槽包括第一沟槽区域和位于所述第一沟槽区域之上的第二沟槽区域，且覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度大于覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度；若干终端区沟槽，设置于所述终端区的所述第一导电类型轻掺杂外延层中，且覆盖所述终端区沟槽底部及其侧壁的栅极介质层的厚度与覆盖所述第一沟槽区域底部的栅极介质层的厚度相同。

【技术特征摘要】
1.一种低导通电阻沟槽功率MOS器件结构，其特征在于，包括：第一导电类型重掺杂衬底，所述第一导电类型重掺杂衬底上方分为元胞区和终端区；第一导电类型轻掺杂外延层，设置于所述第一导电类型重掺杂衬底之上；第二导电类型掺杂层，设置于所述元胞区的第一导电类型轻掺杂外延层之上；若干元胞区沟槽，贯穿所述第二导电类型掺杂层设置于所述元胞区的第一导电类型轻掺杂外延层中，所述元胞区沟槽包括第一沟槽区域和位于所述第一沟槽区域之上的第二沟槽区域，且覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度大于覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度；若干终端区沟槽，设置于所述终端区的所述第一导电类型轻掺杂外延层中，且覆盖所述终端区沟槽底部及其侧壁的栅极介质层的厚度与覆盖所述第一沟槽区域底部的栅极介质层的厚度相同。2.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述终端区沟槽的深度大于所述元胞区沟槽的深度。3.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，相邻所述元胞区沟槽之间的第二导电类型掺杂层中均形成有第二导电类型体区接触区。4.如权利要求3所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述MOS器件结构还包括：多晶硅层，设置于所述元胞区沟槽和所述终端区沟槽中，且所述多晶硅层的上表面低于所述第二导电类型掺杂层的上表面；接触孔，贯穿位于所述第二导电类型掺杂层之上的所述栅极介质层设置于所述第二导电类型体区接触区中，且所述接触孔中填充有金属。5.如权利要求4所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述多晶硅层的上表面与所述第二导电类型掺杂层的上表面的高度差为10～50埃。6.如权利要求4所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述接触孔和所述元胞区沟槽之间还设置有源区，且所述源区位于所述第二导电类型体区接触区之上。7.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。8.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述栅极介质层为氧化层。9.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述第一沟槽区域的深度为0.5～0.8μm。10.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度为1000～2000埃。11.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度为100～300埃。12.一种低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，包括如下步骤：提供一具有元胞区和终端区的半导体结构，所述半导体结构包括第一导电类型重掺杂衬底和位于所述第一导电类型重掺杂衬底之上的第一导电类型轻掺杂外延层；进行第一次沟槽刻蚀工艺，以于所述元胞区的第一导电类型轻掺杂外延...

【专利技术属性】
技术研发人员：李雪梅，陈一，蒋正洋，
申请(专利权)人：中航重庆微电子有限公司，
类型：发明
国别省市：重庆;50