一种低栅‑漏电荷的沟槽功率MOS器件制造技术

本实用新型专利技术属于半导体功率器件技术领域，具体涉及到一种低栅‑漏电荷的沟槽功率MOS器件，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的第一导电类型的外延层，位于所述第一导电类型外延层上方的第二导电类型阱区层，还包括：沟槽；栅氧化层；多晶硅层；第二栅氧化层；源极区层；绝缘介质层；金属层；其中，所述第二栅氧化层的填充深度大于或者等于所述第二沟槽的深度。本实用新型专利技术通过改进沟槽内部导电多晶硅和栅氧化层结构，使得器件结构的栅氧电荷Qgd比普通的沟槽栅MOSFET大大降低，从而进一步改善了器件的高频特性和开关特性。

A low gate drain charge trench power MOS device

The utility model belongs to the technical field of semiconductor power devices, in particular to a low gate leakage charge trench power MOS device includes a first conductive type drain region, the epitaxial layer of the first conductivity type is located in the first conduction type drain regions located above the second conductivity type well region layer, the upper part of the first conductive the type of epitaxial layer also includes a trench; a gate oxide layer; polysilicon layer; second gate oxide layer; source region; dielectric layer; metal layer; the filling depth of the second gate oxide layer is greater than or equal to the second of the depth of the trench. The utility model improves the internal conductive trench polysilicon and gate oxide layer structure, the gate oxide charge Qgd device structure is lower than the common trench gate MOSFET, so as to further improve frequency characteristic and the switching characteristic.

【技术实现步骤摘要】

本技术属于半导体功率器件
，具体涉及到一种低栅-漏电荷的沟槽功率MOS器件。
技术介绍
沟槽型功率MOS器件能够在节省器件面积的同时得到较低的通态电阻，因此具有较低的导通损耗，已经在中低压应用领域全面取代平面式功率MOS器件。但是采用密集而精细的沟槽栅后，由于沟道面积的增加导致栅极电荷增大，从而影响到器件的高频特性和开关损耗。特别是随着产品应用领域朝着薄，轻，小方向发展，要达到上述目的，就需要提升整个系统的开关频率，这样就导致普通的沟槽型功率MOS器件在开关特性的缺点表现的越来越明显，如何提高器件的开关速度和开关损耗以适应节能以及高频应用的需求具有十分重要的意义。造成开关损耗大和开关速度慢的主要原因是由于沟槽型功率MOS器件在栅-源之间和栅-漏之间存在有较大的寄生电容，即栅-源电容Qgs和栅-漏电容Qgd。功率MOS管在开和关两种状态转换时，Qgd的电压变化远大于Qgs上的电压变化，相应的充、放电量Qgd较大，所以Qgd对开关速度的影响较大。因此我们更关心的是如何通过减小Qgd来改善器件的开关特性，从而降低开关损耗。为了解决上述问题，本技术提供了一种低栅-漏电荷的沟槽功率MOS器件，其大大提高了MOS器件的高频特性和降低器件的开关损耗。
技术实现思路
本技术的一个目的是解决至少一个上述问题或缺陷，并提供至少一个后面将说明的优点。本技术还有一个目的是提供了一种低栅-漏电荷的沟槽功率MOS器件，其显著地降低栅-漏寄生电容，大大提高沟槽型功率MOS器件的高频特性。本技术还有一个目的是提供了一种低栅-漏电荷的沟槽功率MOS器件，其降低了沟槽型功率MOS器件的开关损耗。为了实现根据本技术的这些目的和其它优点，本技术提供了一种低栅-漏电荷的沟槽功率MOS器件，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的第一导电类型的外延层，位于所述第一导电类型外延层上方的第二导电类型阱区层，还包括：沟槽，其穿过所述第二导电类型阱区层，延伸至所述第一导电类型外延层的内部，所述沟槽包括第一沟槽和第二沟槽；栅氧化层，其与所述沟槽的内侧面和底端接触，形成栅氧化层侧面端部和栅氧化层底端部；多晶硅层，一部分多晶硅层与位于所述第二沟槽内部的所述栅氧化层侧面端部接触，形成多晶硅层侧面端部；所述第一沟槽内部的栅氧化层侧面端部和栅氧化层底端部围成第一空间，另一部分多晶硅层填充于第一空间内；第二栅氧化层，其填充于所述第二沟槽内部的多晶硅层侧面端部及栅氧化层底端部围成的第二空间内，所述第二栅氧化层与位于所述第二沟槽内部的栅氧化层底端部连接；源极区层，其位于所述第二导电类型阱区层上部，且位于所述第二沟槽的顶部四周；绝缘介质层，其位于所述源极区层及所述第一沟槽顶部的上方，所述绝缘介质层上开设接触孔，所述接触孔穿过所述绝缘介质层，延伸至所述第二导电类型阱区层；金属区层，其位于所述绝缘介质层的上方，所述接触孔内设置有金属；其中，所述第二栅氧化层的填充深度大于或者等于所述第二沟槽的深度。优选的是，所述第一导电类型漏极区为重掺杂漏极区，所述第一导电类型外延层为轻掺杂外延层。优选的是，所述多晶硅层的掺杂类型为N型掺杂或者P型掺杂。优选的是，所述金属区层包括源区金属层和栅区金属层，所述源区金属层和所述栅区金属层不接触，所述栅区金属层通过所述接触孔与位于第一空间内的另一部分多晶硅层接触，所述源区金属层通过所述接触孔与所述第二导电类型阱区层接触。本技术的有益效果1、本技术提供的一种低栅-漏电荷的沟槽功率MOS器件，其通过最大程度的增加沟槽底部栅氧化层的填充深度来优化栅氧电荷，从而大大提高MOS器件的高频特性。2、本技术提供的一种低栅-漏电荷的沟槽功率MOS器件，其使得沟槽功率MOS器件的开关损耗降低。3、本技术提供的一种低栅-漏电荷的沟槽功率MOS器件，其通过改进沟槽内部导电多晶硅和栅氧化层结构来降低G到D的栅漏电荷Qgd,实现提高MOS器件的开关速度。附图说明图1为本技术所述的低栅-漏电荷的沟槽功率MOS器件的剖面结构示意图；图中，1为第一导电类型漏极区；2为第一导电类型的外延层；3为第一沟槽；4为第二沟槽；5为栅氧化层侧面端部；6为多晶硅层侧面端部；7为第二栅氧化层；8为源极区层；9为第二导电类型阱区层；10为绝缘介质层；11为接触孔；12为栅区金属层；13为源区金属层；14为栅氧化层底端部。具体实施方式下面结合附图对本技术做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不排除一个或者多个其它元件或其组合的存在或添加。如图所示，本技术提供了一种低栅-漏电荷的沟槽功率MOS器件，包括第一导电类型漏极区1，位于所述第一导电类型漏极区上方的第一导电类型的外延层2，位于所述第一导电类型外延层上方的第二导电类型阱区层9，还包括：沟槽，其穿过所述第二导电类型阱区层9，延伸至所述第一导电类型外延层2的内部，所述沟槽包括第一沟槽3和第二沟槽4；栅氧化层，其与所述沟槽的内侧面和底端接触，形成栅氧化层侧面端部5和栅氧化层底端部14；多晶硅层，一部分多晶硅层与位于所述第二沟槽4内部的所述栅氧化层侧面端部接触，形成多晶硅层侧面端部6；所述第一沟槽3内部的栅氧化层侧面端部和栅氧化层底端部围成第一空间，另一部分多晶硅层填充于第一空间内；第二栅氧化层7，其填充于所述第二沟槽4内部的多晶硅层侧面端部及栅氧化层底端部14围成的第二空间内，所述第二栅氧化层7与位于所述第二沟槽4内部的栅氧化层底端部14连接；源极区层8，其位于所述第二导电类型阱区层9上部，且位于所述第二沟槽4的顶部四周；绝缘介质层10，其位于所述源极区层9及所述第一沟槽3顶部的上方，所述绝缘介质层10上开设接触孔11，所述接触孔11穿过所述绝缘介质层10，延伸至所述第二导电类型阱区层9；金属区层，其位于所述绝缘介质层10的上方，所述接触孔11内设置有金属；其中，所述第二栅氧化层7的填充深度大于或者等于所述第二沟槽4的深度。在俯视平面上，该器件的中央为并联的单胞阵列区域，单胞列阵区域的顶面沉积有上金属层(金属区层)，单胞列阵区域的底部自下而上依次为位于硅片背面的重掺杂的第一导电类型漏极区1，位于所述漏极区上方的轻掺杂第一导电类型外延层2，位于所述外延层上方的第二导电类型阱区层9，位于所述阱区层9并深入到所述外延层2的沟槽，在所述阱区层9上部且位于所述第二沟槽4顶部四周形成具有第一导电类型的源极区层8，所述的沟槽内部设有栅氧化层和导电多晶硅，其中，靠近所述阱区层9为栅氧化层侧面端部5，靠近所述栅氧化层侧面端部5的为导电的多晶硅侧面端部6，靠近所述多晶硅侧面端部6的为第二栅氧化层7，所述第二栅氧化层7与所述栅氧化层底端部14连接，即所述第二栅氧化层7与所述外延层2相连，位于所述源极区层8上方的绝缘介质层开设两个接触孔，在接触孔内设有金属连线源区金属层13，位于所述第一沟槽3顶部上方的绝缘介质层开设一个接触孔，在接触孔内设有金属连线栅区金属层12。本技术是通过增加所述栅氧化层底端部14的厚度，及在所述栅氧化层底端部14上方填充第二栅氧化层7，来降低G到D的栅漏电荷Qgd，实现本文档来自技高网...

【技术保护点】
一种低栅‑漏电荷的沟槽功率MOS器件，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的第一导电类型的外延层，位于所述第一导电类型外延层上方的第二导电类型阱区层，其特征在于，还包括：沟槽，其穿过所述第二导电类型阱区层，延伸至所述第一导电类型外延层的内部，所述沟槽包括第一沟槽和第二沟槽；栅氧化层，其与所述沟槽的内侧面和底端接触，形成栅氧化层侧面端部和栅氧化层底端部；多晶硅层，一部分多晶硅层与位于所述第二沟槽内部的所述栅氧化层侧面端部接触，形成多晶硅层侧面端部；所述第一沟槽内部的栅氧化层侧面端部和栅氧化层底端部围成第一空间，另一部分多晶硅层填充于第一空间内；第二栅氧化层，其填充于所述第二沟槽内部的多晶硅层侧面端部及栅氧化层底端部围成的第二空间内，所述第二栅氧化层与位于所述第二沟槽内部的栅氧化层底端部连接；源极区层，其位于所述第二导电类型阱区层上部，且位于所述第二沟槽的顶部四周；绝缘介质层，其位于所述源极区层及所述第一沟槽顶部的上方，所述绝缘介质层上开设接触孔，所述接触孔穿过所述绝缘介质层，延伸至所述第二导电类型阱区层；金属区层，其位于所述绝缘介质层的上方，所述接触孔内设置有金属；其中，所述第二栅氧化层的填充深度大于或者等于所述第二沟槽的深度。...

【技术特征摘要】
1.一种低栅-漏电荷的沟槽功率MOS器件，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的第一导电类型的外延层，位于所述第一导电类型外延层上方的第二导电类型阱区层，其特征在于，还包括：沟槽，其穿过所述第二导电类型阱区层，延伸至所述第一导电类型外延层的内部，所述沟槽包括第一沟槽和第二沟槽；栅氧化层，其与所述沟槽的内侧面和底端接触，形成栅氧化层侧面端部和栅氧化层底端部；多晶硅层，一部分多晶硅层与位于所述第二沟槽内部的所述栅氧化层侧面端部接触，形成多晶硅层侧面端部；所述第一沟槽内部的栅氧化层侧面端部和栅氧化层底端部围成第一空间，另一部分多晶硅层填充于第一空间内；第二栅氧化层，其填充于所述第二沟槽内部的多晶硅层侧面端部及栅氧化层底端部围成的第二空间内，所述第二栅氧化层与位于所述第二沟槽内部的栅氧化层底端部连接；源极区层，其位于所述第二导电类型阱区层上部，且位于所述第二沟槽的顶部四周；绝...

【专利技术属性】
技术研发人员：袁力鹏，徐吉程，范玮，
申请(专利权)人：西安后羿半导体科技有限公司，
类型：新型
国别省市：陕西;61