一种VDMOS器件及其制作方法技术

本发明专利技术公开了一种VDMOS器件的制作方法，包括：在第一导电类型的衬底上形成第一导电类型的外延层；在所述外延层对应有源区的部分形成第一氧化层；进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；去除所述第一氧化层，暴露出所述有源区对应的外延层；进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；去除所述第二氧化层；在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；刻蚀所述多晶硅层，形成多晶硅栅；在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。本发明专利技术改善了VDMOS器件中栅氧化层质量，提高了器件性能。

【技术实现步骤摘要】

本专利技术涉及半导体制作领域，尤其涉及一种VDMOS器件及其制作方法。
技术介绍
垂直双扩散金属氧化物半导体晶体管(VerticalDoublediffusedMetalOxideSemiconductor，简称VDMOS)作为一种功率器件，具有输入阻抗高、导通压降低、开关速度快和驱动电流小等优点，受到了非常广泛的应用。图1为现有技术中VDMOS器件的剖面结构示意图，如图1所示，由半导体衬底101、外延层102、栅氧化层103、多晶硅栅极104、体区105、结型场效应晶体管JFET离子区106和源区107组成。JFET离子区106的作用是防止多晶硅栅极104下的两个体区105接触，从而扩宽电流通道，以降低导通电阻。但对VDMOS器件进行后续电性测试时，发现有栅源漏电(IGSS)现象。通常采用增加栅极和源极之间的介质层，如栅氧化层103的厚度来改善IGSS失效，然而增加介质层厚度必然会使器件的导通电阻增加，因而大大降低器件的驱动能力。在实际VDMOS器件制造过程中，容易出现栅氧化层性能不佳造成栅极漏电流增大，因而在后续电性测试栅源漏电(IGSS)时发生失效的现象。通常采用增加漏极和栅极之间的介质层厚度来改善IGSS失效，然而增加介质层厚度必然会使器件的导通电阻增加，因而大大降低器件的驱动能力。
技术实现思路
本专利技术提供一种VDMOS器件及其制作方法，以解决VDMOS器件中IGSS失效的问题。本专利技术实施例一方面提供了VDMOS器件的制作方法，包括：在第一导电类型的衬底上形成第一导电类型的外延层；在所述外延层对应有源区的部分形成第一氧化层；进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；去除所述第一氧化层，暴露出所述有源区对应的外延层；进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；去除所述第二氧化层；在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；刻蚀所述多晶硅层，形成多晶硅栅；在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。较佳地，所述第一注入区为所述有源区对应的外延层的全部区域；或，所述第一注入区为所述有源区对应的外延层的部分区域。较佳地，所述形成所述体区，包括：在所述第一注入区为所述有源区对应的外延层的全部区域时，进行第二导电类型离子注入并驱入，在所述有源区对应的外延层内形成所述体区，所述第二导电类型离子部分与所述第一注入区内的第一导电类型的离子中和；所述多晶硅栅对应的未中和的第一注入区为所述JFET离子区。较佳地，所述形成源区，包括：定义出源区注入区，并进行第一导电类型离子的第二次注入；所述第二次注入的第一导电类型离子的浓度大于所述第一次注入的第一导电类型离子的浓度。较佳地，所述第一氧化层厚度范围为200～800埃，所述第二氧化层厚度范围400～1000埃。较佳地，所述进行氧化工艺，以使暴露出的所述外延层表面的硅原子发生氧化反应，生成第二氧化层，包括：根据所述第一导电类型离子的第一次注入时的注入能量确定所述氧化工艺的工艺参数。较佳地，所述去除所述第一氧化层，包括：通过至少包含氢氟酸的蚀刻溶液进行蚀刻；或/和，所述去除所述第二氧化层，包括：通过至少包含氢氟酸的溶液进行蚀刻。较佳地，根据所述蚀刻溶液对所述第一氧化层蚀刻率确定第一蚀刻时间；和/或，根据所述蚀刻溶液对所述第二氧化层的蚀刻率确定第二蚀刻时间。较佳地，在第一导电类型的衬底上形成第一导电类型的外延层之后，还包括：在所述第一导电类型的外延层上生长场氧化层；刻蚀所述场氧化层，形成有源区。本专利技术实施例另一方面还提供了一种根据所述VDMOS器件的制作方法制成的VDMOS器件。申请人经过研究发现，栅氧化层性能不佳会导致IGSS失效，而外延层表面的硅原子质量是影响栅氧化层质量的重要因素，申请人进一步发现JFET离子注入会导致外延层表面的硅原子受到严重损伤，因而直接影响后续生长的栅氧化层的质量，从而导致IGSS失效。在本专利技术实施例中，通过：在JFET离子注入之前生长第一氧化层，作为JFET离子注入的保护层和缓冲层，以使注入至外延层内的离子分布更加均匀，同时减少了离子注入对外延层表面的硅原子的损伤。进一步地，通过氧化工艺使外延层表面受损伤的硅原子生成第二氧化层，使得去除第二氧化层之后的外延层表面无受损伤的硅原子，且硅原子排布均匀整齐。经过以上两步优化后，后续在外延层上生长的栅氧化层质量会比现有技术好很多，可以有效解决现有技术中的IGSS失效。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中VDMOS器件的剖面结构示意图；图2为本专利技术实施例一VDMOS器件制作方法流程图；图3(a)至图3(h)为本专利技术实施例二VDMOS器件制作流程中各阶段的剖面结构示意图。具体实施方式为了使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术作进一步地详细描述，显然，所描述的实施例仅仅是本专利技术一部份实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。实施例一如图2所示，为本专利技术实施例一种VDMOS器件制作方法流程图，方法包括：S201、在第一导电类型的衬底上形成第一导电类型的外延层；S202、在所述外延层对应有源区的部分形成第一氧化层；S203、进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；S204、去除所述第一氧化层，暴露出所述有源区对应的外延层；S205、进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；S206、去除所述第二氧化层；S207、在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；S208、刻蚀所述多晶硅层，形成多晶硅栅；S209、在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。现有技术中，由于VDMOS器件栅氧化层质量不佳、绝缘性能差，经长期工作累积高温冲击影响之后，器件性能蜕化变差，具体表现为栅极漏电流明显变大，使得栅极电压控制漏极电流能力变差。研究表明，外延层表面的硅原子质量为影响栅氧化层质量的重要因素，而外延层表面的硅原子通常因JFET离子注入而受到严重损伤，直接影响后续生长的栅氧化层的质量，因而导致IGSS失效，对功率器件的可靠性造成严重影响甚至导致整个电路系统的故障。本专利技术实施例一提供的VDMOS器件制作方法，在JFET离子注入之前生长第一氧化层，作为JFET离子注入的保护层和缓冲层，以使注入至外延层内的离子分布更加均匀，同时减少了离子注入对外延层表面的硅原子的损伤。进一步地，通过氧化工艺使外延层表面受损伤的硅原子与氧气发生反应生成第二氧化层，去除第二氧化层之后外延层表面无受损伤的硅原子，且硅原子排布均匀整齐。经过以上两步优化后，后续在外延层上生长的栅氧化层质量会比现有技术好很多，因而可以有效解决现有技术本文档来自技高网...

【技术保护点】
一种垂直双扩散金属氧化物半导体晶体管VDMOS器件的制作方法，其特征在于，包括：在第一导电类型的衬底上形成第一导电类型的外延层；在所述外延层对应有源区的部分形成第一氧化层；进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；去除所述第一氧化层，暴露出所述有源区对应的外延层；进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；去除所述第二氧化层；在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；刻蚀所述多晶硅层，形成多晶硅栅；在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。

【技术特征摘要】
1.一种垂直双扩散金属氧化物半导体晶体管VDMOS器件的制作方法，其特征在于，包括：在第一导电类型的衬底上形成第一导电类型的外延层；在所述外延层对应有源区的部分形成第一氧化层；进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；去除所述第一氧化层，暴露出所述有源区对应的外延层；进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；去除所述第二氧化层；在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；刻蚀所述多晶硅层，形成多晶硅栅；在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。2.如权利要求1所述的方法，其特征在于，所述第一注入区为所述有源区对应的外延层的全部区域；或，所述第一注入区为所述有源区对应的外延层的部分区域。3.如权利要求2所述的方法，其特征在于，所述形成所述体区，包括：在所述第一注入区为所述有源区对应的外延层的全部区域时，进行第二导电类型离子注入并驱入，在所述有源区对应的外延层内形成所述体区，所述第二导电类型离子部分与所述第一注入区内的第一导电类型的离子中和；所述多晶硅栅对应的未中和的第一注入区为所述JFET离子区。4.如权利要求3所述的方法，其特征在于，所述形成源区，包括：定义出...

【专利技术属性】
技术研发人员：马万里，闻正锋，赵文魁，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11