半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，先在所述半导体衬底上形成N型功函数金属层，然后在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀所述PMOS区上的N型功函数金属层，随后在所述半导体衬底上形成栅极金属层，避免N型功函数金属层扩散到P型功函数金属层中影响其功函数值，从而防止PMOS的阈值电压Vt变高，因此提高了半导体器件的可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造方法，具体来说，涉及使用HKMG的半导体器件及其制造方法。
技术介绍
随着半导体器件的尺寸变得越来越小，栅极结构的尺寸和栅极绝缘层的厚度也相应地减小。然而，当氧化硅的栅极绝缘层变得很薄时，漏电流将变得过大。为了减少漏电流，使用具有高介电常数(高k)的材料代替氧化硅来形成栅极绝缘层。然而，多晶硅栅极可能与高k材料反应，并且多晶硅栅极存在栅极耗尽效应、硼渗透等等问题，从而影响器件的性能。因此，使用金属材料来作为栅极。高k-金属栅极（HKMG）已成为主流。通常使用铝来作为金属栅极。申请公布日为2013年6月12日，申请公布号为CN103151249A的专利公开了一种形成高k-金属栅极的工艺，包括以下步骤：首先，如图1A所示，提供半导体衬底100，隔离结构101将所述半导体衬底100分成NMOS区和PMOS区，在所述半导体衬底100上形成带有氧化物侧壁的虚拟栅极结构102，然后在所述半导体衬底100上沉积一层间介电层103，研磨所述层间介电层103以露出所述虚拟栅极结构102的顶部；接着，如图1B所示，蚀刻去除所述虚拟栅极结构102，留下沟槽104，然后在所述层间介电层103上沉积一功函数金属层105，所述功函数金属层105同时覆盖所述沟槽104的侧壁和底部；接着，如图1C所示，形成一掩膜106以遮蔽所述半导体衬底100的PMOS区，蚀刻去除所述半导体衬底100的NMOS区上的功函数金属层105；接着，如图1D所示，去除所述掩膜106，在层间介电层103上再沉积一功函数金属层107，所述功函数金属层107同时覆盖沟槽104的侧壁和底部；接着，如图1E所示，在所述功函数金属层107上沉积一金属层108，然后研磨去除所述层间介电层103上的金属层108以及功函数金属层107和105。此外，还有一种传统的形成高k-金属栅极的工艺，包括以下步骤：首先，如图2A所示，提供包括NMOS区和PMOS区的半导体衬底201，所述半导体衬底201上形成有层间介电层202以及形成于所述层间介电层202中的沟槽202’；接着，如图2B和图2C所示，在所述半导体衬底201上依次形成高介电常数材料层204、第一阻挡层205和P型功函数金属层（PWFM）206；接着，如图2D和图2E所示，在所述半导体衬底上涂覆光阻，并利用第一块掩膜版（mask）进行曝光，从而在所述PMOS区上形成第一图案化掩膜层207，并以第一图案化掩膜层207为掩膜刻蚀去除NMOS区上的P型功函数金属层，并去除所述第一图案化掩膜层207；接着，如图2F所示，形成DUO层209和光阻层210，所述DUO层209同时填充至NMOS区和PMOS区沟槽202’中，并利用第二块掩膜版（mask）进行曝光，干法刻蚀所述DUO直至停止在P型功函数金属层上，所述PMOS区的沟槽内还留有DUO层；接着，如图2G所示，湿法去除所述PMOS区上方和沟槽侧壁上方的P型功函数金属层；接着，如图2H所示，去除所述光阻层210和DUO层209，由此使得NMOS区和PMOS区打开的沟槽的尺寸相同，因而可填充相同厚度的金属。接着，如图2I所示，依次形成N型功函数金属层（NWFM）208、第二阻挡层211、金属层212和铝层213。接着，如图2J所示，进行化学机械研磨直到露出所述层间介电层。然而，本申请的专利技术人在实际生产中发现，利用上述两种HKMG工艺形成的器件的性能和可靠性不够理想。
技术实现思路
本专利技术的一个目的是制造性能更可靠的半导体器件。根据本专利技术的第一方面，提供了一种半导体器件的制造方法，包括：提供包括NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有层间介电层以及形成于所述层间介电层中的沟槽；在所述半导体衬底上依次形成高介电常数材料层和P型功函数金属层；在所述PMOS区上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀去除NMOS区上的P型功函数金属层，并去除所述第一图案化掩膜层；在所述半导体衬底上形成N型功函数金属层；在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀去除PMOS区上的N型功函数金属层，并去除所述第二图案化掩膜层；在所述N型功函数金属层和P型功函数金属层上形成栅极金属层；以及进行化学机械研磨直到露出所述层间介电层。优选的，在所述半导体衬底上形成高介电常数材料层的步骤之前，还包括：在所述半导体衬底上形成隔离氧化层。优选的，在所述半导体衬底上形成高介电常数材料层的步骤之后、形成P型功函数金属层的步骤之前，还包括：在所述半导体衬底上形成第一阻挡层。优选的，所述第一阻挡层包括依次形成的TiN层和TaN层。优选的，所述P型功函数金属层为TiN层。优选的，所述N型功函数金属层为TiAl层。优选的，在所述NMOS区上形成第二图案化掩膜层的步骤包括：在所述半导体衬底上形成DUO层和光阻层，所述DUO层填满所述沟槽；执行曝光显影工艺去除所述PMOS区上及其沟槽中的DUO层和光阻层，以形成第二图案化掩膜层。优选的，在所述半导体衬底上形成栅极金属层的步骤之前，还包括：在所述半导体衬底上形成第二阻挡层。优选的，所述第二阻挡层为TiN层。优选的，在所述半导体衬底上形成栅极金属层的步骤之前，还包括：在所述半导体衬底上形成润湿层。优选的，所述润湿层为Ti层。根据本专利技术的另一面，还提供一种半导体器件，包括：包括NMOS区和PMOS区的半导体衬底；形成于所述半导体衬底上的层间介电层以及形成于层间介电层中的沟槽；形成于所述NMOS区和PMOS区的沟槽中的高介电常数材料层；形成于所述NMOS区的高介电常数材料层上的N型功函数金属层以及形成于所述PMOS区的高介电常数材料层上的P型功函数金属层；以及形成于所述N型功函数金属层和P型功函数金属层上的栅极金属层。本专利技术的一个优点在于，去除PMOS区上的N型功函数金属层，避免N型功函数金属层扩散到P型功函数金属层中影响其功函数值，从而防止PMOS的阈值电压Vt变高，并且因此提高了半导体器件的可靠性。附图说明参照附图，根据下面的详细描述，可以更加清楚地理解本专利技术。为了清楚起见，图中各个层的相对厚度以及特定区的相对尺寸并没有按比例绘制。在附图中：图1A-1E是现有技术的一种半导体器件在其制造过程中的各个阶段处的示意性截面图；图2A-2J是现有技术的另一种半导体器本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供包括NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有层间介电层以及形成于所述层间介电层中的沟槽；在所述半导体衬底上依次形成高介电常数材料层和P型功函数金属层；在所述PMOS区上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀去除NMOS区上的P型功函数金属层，并去除所述第一图案化掩膜层；在所述半导体衬底上形成N型功函数金属层；在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩膜刻蚀去除PMOS区上的N型功函数金属层，并去除所述第二图案化掩膜层；在所述N型功函数金属层和P型功函数金属层上形成栅极金属层；以及进行化学机械研磨直到露出所述层间介电层。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：
提供包括NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有层
间介电层以及形成于所述层间介电层中的沟槽；
在所述半导体衬底上依次形成高介电常数材料层和P型功函数金属层；
在所述PMOS区上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩
膜刻蚀去除NMOS区上的P型功函数金属层，并去除所述第一图案化掩膜层；
在所述半导体衬底上形成N型功函数金属层；
在所述NMOS区上形成第二图案化掩膜层，以所述第二图案化掩膜层为掩
膜刻蚀去除PMOS区上的N型功函数金属层，并去除所述第二图案化掩膜层；
在所述N型功函数金属层和P型功函数金属层上形成栅极金属层；以及
进行化学机械研磨直到露出所述层间介电层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导
体衬底上形成高介电常数材料层的步骤之前，还包括：
在所述半导体衬底上形成隔离氧化层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导
体衬底上形成高介电常数材料层的步骤之后、形成P型功函数金属层的步骤之
前，还包括：
在所述半导体衬底上形成第一阻挡层。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第一阻
挡层包括依次形成的TiN层和TaN层。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述P型功
函数金属层为TiN层。
6.如权利要求1所述的半导体器...

【专利技术属性】
技术研发人员：库尔班·阿吾提，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31