一种三维半导体存储器件制造技术

本实用新型专利技术公开了一种三维半导体存储器件。采用双离子束沉积技术，一束离子轰击靶材，使材料原子发生溢出，原子沿轨迹沉积到深孔中，一束离子轰击深孔表面，使沉积的材料无法覆盖深孔顶部，从而确保三维半导体存储器件U型沟道的完整形成。U型沟道的半导体存储器件的电极从器件上方引出，减小了电极的接触面积，同时U型半导体存储器件的NAND串可以包括至少一层半导体、一层绝缘层交替叠加的堆叠结构，增大了单位面积下的器件数，故U型沟道的半导体存储器可以大大增加存储密度。

【技术实现步骤摘要】
一种三维半导体存储器件
本技术属于微电子器件及存储器
，更具体地，涉及一种基于深孔填充的三维半导体存储器。
技术介绍
尽管多晶硅浮栅非易失性存储(NVM)阵列使用20nm(或更小)的半导体制造技术取得了巨大成功，但是更进一步的尺寸缩小则变得非常困难。其中原因有如下几个:临近单元的串扰和浮栅中的少量可编程的电子。这个限制会使浮栅的多级存储更加复杂。因此，三维存储器件的发展势在必行。 尤其是，在嵌入式存储器领域，三维的后端(B/E)非易失性存储阵列也具有挑战性，因为此方法允许较大的非易失性阵列。而大容量01Gbit)嵌入式存储器的使用，使CMOS产品的性能得到了提高同时也出现了许多新的应用。提高单位面积存储密度的方式主要包括提高三维存储器件其纵向方向的器件数量，以及减小单个器件的面积，纵向方向的器件数量越多、单个器件的面积越小，存储密度就越大。 然而，进一步的研宄表明，上述现有解决方案仍然存在以下的技术问题:为了制备纵向方向器件数量多、单个器件面积小的三维存储器件，往往在制备过程中需要高深宽比深孔，但受到目前沉积工艺的限制，深孔沉积往往上下部沉积不均匀，且由于深孔上部在沉积过程中易被沉积的材料覆盖、进而妨碍深孔的继续沉积，影响器件的稳定性与生产成品率。
技术实现思路
针对现有技术的缺陷，本技术的目的在于提供一种非易失性三维半导体存储器，与现有技术相比能够有效解决高深宽比深孔沉积过程中易出现的材料覆盖深孔上部、进而阻碍深孔底部材料沉积的问题，同时由于采用深孔结构、能够有效提高三维器件纵向方向上的器件数量，显著增加了单位面积下的器件数，提高了存储密度，因而尤其适用于大容量嵌入式存储器的应用场合。 为实现上述目的，按照本技术的一个方面，提供了一种三维半导体存储器，包括多个单片三维NAND串半导体器件，单片三维NAND串半导体器件包括:衬底、半导体层与绝缘层交替的堆叠结构、至少一个U型的半导体沟道、隧道电介质层；所述半导体层与绝缘层交替的堆叠结构位于所述衬底上方，至少包含一层半导体层和一层绝缘层，并且各半导体层和绝缘层的上下表面均与衬底的上表面平行；所述U型的半导体沟道位于所述堆叠结构和衬底内部，隧道电介质层包围在所述U型的半导体沟道外；所述U型的半导体沟道，其两竖直段垂直延伸到所述衬底的上表面；所述堆叠结构的半导体层边缘外依次沉积有阻挡层、电荷存储层，并通过所述阻挡层、电荷存储层与隧道电介质层相接触，所述堆叠中的半导体层、阻挡层、电荷存储层一起构成了多个条状的栅电极；所述堆叠结构中的绝缘层连接所述多个条状的栅电极。 更进一步地，所述I型的半导体沟道的沟道宽度为10到40纳米。 通过本技术所构思的以上技术方案，与现有技术相比，由于向深孔沉积材料时采用了双离子束沉积，能防止沉积过程中深孔上部被沉积的材料原子覆盖，影响深孔底部的继续沉积，从而使得嫩冊(顯I八冊)串中高深宽比的深孔沉积得以实现，能够大幅增加三维半导体存储器件的存储密度。另外，由于采用堆叠结构的^\冊串，增加了三维存储器件的密度，能够取得存储密度高的有益效果。 【附图说明】 图1-2为三维“\冊串的侧剖面图； 图3-14为三维“\冊串的基本制备流程:其中图3八是侧剖面图；图38是图3八沿着方向的顶剖面图；图3(:是图3八沿着2-2’方向的顶剖面图，其中图3八是图38和图30沿着IV方向的侧剖面图；图4八-4(:描述了制备嫩冊串方法的其中一步，图4八是透视图，图48是4八沿着IV方向的侧剖面图，图4(:是4八沿着2-2’方向的剖面图；图5-14是制备过程中的侧剖面图；图11八是透视图，图118是图11八沿着IV方向的侧剖面图；图13八为透视图，图138是图13八沿着方向的侧剖面图；图15为I型半导体沟道双离子束沉积的示意图。 【具体实施方式】 为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不用于限定本技术。 实施例1 ^\冊串的源丨漏极在半导体沟道1上形成并且如图1和2所示，沟道1是I型的。接触电极202(包括202^2020提供与半导体沟道1的接触。本文的V型管形状类似于英文字母“V ”。I型沟道的半导体存储器件的电极从器件上方引出，减小了电极的接触面积；同时I型半导体存储器件的⑷串可以包括至少一层半导体、一层绝缘层交替叠加的堆叠结构，增大了单位面积下的器件数，故[型沟道的半导体存储器可以大大增加存储密度。 下面结合图3-14，具体描述制备V型半导体沟道^^0串的过程。 (1)在衬底100上形成牺牲层89，在牺牲层89上形成绝缘保护层108:衬底100可以为半导体衬底(如单质硅，表面覆盖3102的单质硅，重掺杂的=型或？型31)，根据实际需要，该半导体衬底可嵌入例如导体或半导体器件；牺牲层89可用任何合适的牺牲材料(如有机材料，氮化硅和钨等)，只要保证其对衬底或绝缘保护层材料选择性的刻蚀；如果牺牲层89为氮化硅，那么绝缘保护层108就为二氧化硅，从而保证牺牲层89可以相对于绝缘保护层108进行选择性的刻蚀；如图3所示，牺牲层89的上表面延伸到大致与衬底100上表面1003平行，牺牲层89可为任何合适的形状，如条状长方体，只需使牺牲层89能够连接在后续步骤中形成的两个相互平行的竖直通孔即可。 在绝缘保护层108上依次沉积半导体层和绝缘层，半导体层和绝缘层交替沉积，形成包括至少一层半导体和一层绝缘层、且两种层交替排列的堆叠120 ；堆叠120中的总层数根据存储密度和工艺来确定，可以为2袖层(其中!1 = 1，2，3，……)，这里我们设计了 8层(即η = 4);在绝缘保护层108上形成的堆叠120由层121 (包括121a、121b、121c、121d，图中仅标出121a、121b)和层122 (包括122a、122b、122c、122d，图中仅标出122a、122b)相间而成。层121、层122可以用任何合适的沉积方法，如溅射、CVD、MBE等。堆叠120中的每一层(如121a、122a等)可以是6到100纳米厚。层121为导体(如金属或金属合金)或者半导体(如重掺杂n+、p+多晶硅，所述重掺杂为掺杂得到的η型或ρ型载流子浓度大于1018cm_3)控制栅材料；层122为绝缘材料(如氮化硅、二氧化硅等)。 (2)采用光刻工艺沿着竖直方向对所述堆叠结构120进行刻蚀，并形成至少两个其轴向与衬底上表面垂直的通孔81、82，其在竖直方向的投影均与牺牲层89部分重合，如图3所示。图3B是图3A沿着X-X’方向的顶剖面图。图3C是图3A沿着Z-Z’方向的顶剖面图。图3A是图3B和图3C沿着Y-Y’方向的侧剖面图。通孔81和82可以采用等离子刻蚀形成。通孔的横截面可以为圆形，如图3B所示。绝缘保护层108用来作为通孔81和82的刻蚀停止层。通孔81、82为后续步骤中制备NAND串的每个U型沟道的两竖直段所在的位置。 然后，继续沿着横向方向对堆叠结构120中的各半导体层进行选择性刻蚀，即相对于层122选择性地刻蚀层121，使夹在层122间(或层122本文档来自技高网...

【技术保护点】
一种三维半导体存储器件，包括多个单片三维NAND串半导体器件，其特征在于，单片三维NAND串半导体器件包括：衬底、半导体层与绝缘层交替的堆叠结构、至少一个U型的半导体沟道、隧道电介质层；所述半导体层与绝缘层交替的堆叠结构位于所述衬底上方，至少包含一层半导体层和一层绝缘层，并且各半导体层和绝缘层的上下表面均与衬底的上表面平行；所述U型的半导体沟道位于所述堆叠结构和衬底内部，隧道电介质层包围在所述U型的半导体沟道外；所述U型的半导体沟道，其两竖直段垂直延伸到所述衬底的上表面；所述堆叠结构的半导体层边缘外依次沉积有阻挡层、电荷存储层，并通过所述阻挡层、电荷存储层与隧道电介质层相接触，所述堆叠中的半导体层、阻挡层、电荷存储层一起构成了多个条状的栅电极；所述堆叠结构中的绝缘层连接所述多个条状的栅电极。

【技术特征摘要】
1.一种三维半导体存储器件，包括多个单片三维NAND串半导体器件，其特征在于，单片三维NAND串半导体器件包括:衬底、半导体层与绝缘层交替的堆叠结构、至少一个U型的半导体沟道、隧道电介质层；所述半导体层与绝缘层交替的堆叠结构位于所述衬底上方，至少包含一层半导体层和一层绝缘层，并且各半导体层和绝缘层的上下表面均与衬底的上表面平行；所述U型的半导体沟道位于所述堆叠结构和衬底内部，隧道电介质层包围在所述U型的半...

【专利技术属性】
技术研发人员：缪向水，季宏凯，童浩，
申请(专利权)人：华中科技大学，
类型：新型
国别省市：湖北;42