非易失性存储器（NVM）单元、高压晶体管和高-k以及金属栅晶体管集成制造技术

提供了非易失性存储器(NVM)单元、高压晶体管和高‑k以及金属栅晶体管集成。通过使用具有非易失性存储器(NVM)部分、第一高压部分、第二高压部分和逻辑部分的衬底来制作半导体结构的方法包括在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中的所述衬底的主要表面上生长第一导电层。在所述NVM部分中制作存储器单元，同时所述第一导电层保持在所述第一和第二高压部分和所述逻辑部分中。对所述第一导电层构图以在所述第一和第二高压部分中形成晶体管栅极。在所述NVM部分和所述第一和第二高压部分中形成保护掩膜。在所述逻辑部分中形成晶体管栅极，同时所述保护掩膜保持在所述NVM部分和所述第一和第二高压部分中。

【技术实现步骤摘要】
非易失性存储器(NVM)单元、高压晶体管和高-k以及金属栅晶体管集成
本公开通常涉及非易失性存储器(NVM)单元和其它晶体管类型，更具体地涉及将NVM单元与具有高-k栅电介质和金属栅的逻辑晶体管以及具有高压的晶体管集成。
技术介绍
由于对存储电荷的NVM晶体管以及通常用于高速操作的逻辑晶体管的不同要求，非易失性存储器(NVM)和逻辑晶体管的集成一直是一个挑战。随着浮置栅极以及纳米晶体或氮化物的使用，存储电荷的需要已经解决了大部分。在任何这些情况下，对这种独特层的需要使得NVM晶体管和逻辑晶体管的集成很困难。特定类型的电荷存储层也对可用于实现集成的可用选项有很大影响。进一步复杂性就是当逻辑晶体管是高_k金属栅晶体管以及高压晶体管时。高_k栅电介质通常不能经受高温，而该高温对于NVM单元和高压晶体管来说，通常是最好的。而且，高压晶体管通常对于栅电介质具有相对厚的氧化层，当被刻蚀时，这可以导致隔离氧化物的对应凹处暴露逻辑晶体管沟道区域的侧壁表面。暴露晶体管区域的侧壁表面使得控制晶体管的阈值电压变得困难，并且因此给那些晶体管造成了泄露问题。 因此，需要提供一种改进上述提到的一个或多个问题的集成。 【附图说明】 本专利技术通过示例的方式被图示并且不被附图限制，在附图中类似的参考符号表示相同的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。 图1是根据一个实施例在处理的一个阶段的具有非易失性存储器(NVM)结构和逻辑晶体管结构的半导体结构的截面图； 图2是在处理的一个后续阶段的图1的半导体结构的截面图； 图3是在处理的一个后续阶段的图2的半导体结构的截面图； 图4是在处理的一个后续阶段的图3的半导体结构的截面图； 图5是在处理的一个后续阶段的图4的半导体结构的截面图； 图6是在处理的一个后续阶段的图5的半导体结构的截面图； 图7是根据一个第二实施例的在处理的一个阶段的半导体结构的截面图； 图8是在处理的一个后续阶段的图7的半导体结构的截面图； 图9是在处理的一个后续阶段的图8的半导体结构的截面图； 图10是在处理的一个后续阶段的图9的半导体结构的截面图； 图11是在处理的一个后续阶段的图10的半导体结构的截面图； 图12是在处理的一个后续阶段的图11的半导体结构的截面图； 图13是在处理的一个后续阶段的图12的半导体结构的截面图； 图14是在处理的一个后续阶段的图13的半导体结构的截面图； 图15是在处理的一个后续阶段的图14的半导体结构的截面图； 图16是在处理的一个后续阶段的图15的半导体结构的截面图； 图17是在处理的一个后续阶段的图16的半导体结构的截面图； 图18是在处理的一个后续阶段的图17的半导体结构的截面图；以及 图19是在处理的一个后续阶段的图18的半导体结构的截面图。 【具体实施方式】 在一个方面中，在集成电路的NVM部分中的非易失性存储器(NVM)单元和在该集成电路的逻辑部分中的逻辑晶体管的集成包括在NVM部分中形成NVM单元的栅结构，包括电荷存储层，同时掩膜逻辑部分。逻辑栅被形成，同时用硬掩膜来掩膜NVM部分，该硬掩膜随后被用于在NVM部分中形成侧壁垫片。在NVM部分和逻辑部分同时执行源极/漏极植入。通过参考下面的说明和附图，可以更好地理解。 本专利技术所描述的半导体衬底可以是任何半导体材料或材料的组合，例如砷化镓、硅锗、绝缘体硅片(SOI)、硅、单晶硅等等，以及上面的组合。除非另有说明，氧化层是指氧化硅层。类似第，除非另有说明，氮化层是指氮化硅层。 图1所示的是集成电路的半导体结构10，具有衬底12、衬底12中的隔离区域14、衬底12中的隔离区域16、衬底12中的隔离区域18、衬底12中的隔离区域20以及衬底12中的隔离区域22。NVM部分24在隔离区域14和16之间，第一高压部分26在隔离区域16和18之间，第二高压部分28在隔离区域18和20之间，以及逻辑部分30在隔离区域20和22之间。衬底12具有在NVM部分24中的井32、在第一和第二高压部分26和28中的井34以及在逻辑部分30中的井36。井32、34和36可以是P类型井，以及衬底12可以是P类型。也可以存在N类型井，未示出。 图2所示的是在NVM部分24中的衬底12上生长氧化层38、在第一高压部分26中的衬底12上生长氧化层40、在第二高压部分28中的衬底12上生长氧化层42、在逻辑部分30中的衬底12上生长氧化层42、在隔离区域14、16、18、20和22以及氧化层38、40、42和44上生长多晶硅层46之后的半导体结构10，这些都是比较薄的，并且厚度可以是大约30埃。氧化层生长为高品质并在900摄氏度或更高的温度下生长。多晶硅层46的厚度可以是大约600埃。 图3所示的是在对多晶硅层46构图以在氧化层38和隔离区域14和16的部分上保留一部分多晶硅层46并且在氧化层44和隔离区域20和22的部分上保留一部分多晶硅层46之后的半导体结构10。由于对于构图的刻蚀是共同的，此构图将光致抗蚀剂用作掩模。 图4所示的是在移除氧化层40和42以及生长氧化层48和50至大约100埃之后的半导体结构10。在氧化层40和42是薄的情况下，由于移除氧化层40和42的刻蚀，对隔离区域16、18和20的影响最小。隔离区域16、18和20以及隔离区域14和22可以是大约2500埃深。此外，氧化层48和50中的氧化物生长消耗了在那里它们被生长的衬底12部分。其效果是，在高压部分26和28中的衬底12的顶面上几乎与隔离区域18和隔离区域16和20的与高压部分26和28交界的部分保持共面。在氧化层48和50的生长期间，氧化层52在NVM部分24中的多晶硅层46的部分上生长，以及氧化层54在逻辑部分30中的多晶娃层46的部分上生长。 图5所示的是在执行氧化层50、52和54的构图刻蚀之后的半导体结构10。这使得氧化层48保留在第一高压部分26中。 图6所示的是在第二高压部分28中的衬底12的顶面上生长氧化层60以及在第一高压部分26中生长附加氧化物以导致比第一高压部分26的氧化层48厚并且比氧化层60厚的氧化层58之后的半导体结构10。氧化层60可以生长为125埃，以便所得到的氧化层58的厚度是大约200埃。氧化物的生长速率随着厚度的增加而减小。这种氧化物生长也增厚了氧化层56和62。发生高压部分26和28中的衬底12的顶面的某个消耗。紧接在氧化物生长之前的是将刻蚀暴露的氧化物的预清洗。在该预清洗中，与NVM部分24中的衬底12的顶面相接的隔离区域14和16以及与逻辑部分30中的衬底12的顶面相接的隔离区域20和22受到多晶硅层46的剩余部分的保护。由于氧化层58比氧化层60厚，第二高压部分28可以被认为是中间电压部分。 图7所示的是在执行构图的刻蚀以移除氧化层56和62以及多晶硅层46的剩余部分之后的半导体结构10。在该刻蚀中，与第一高压部分26中的衬底12的顶面相接的隔离区域16和18以及与第二高压部分28中的衬底12的顶面相接的隔离区域18和20通过使用光致抗蚀剂掩模受到保护。 图8所示的是在图案刻蚀以移除都是相当薄(只有大约30埃)的氧本文档来自技高网...

【技术保护点】
一种通过使用具有非易失性存储器(NVM)部分、高压部分、中间电压部分和逻辑部分的衬底来制作半导体结构的方法，包括：在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述衬底的主要表面上生长第一氧化物；在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述第一氧化物上沉积第一导电层；构图并刻蚀所述第一导电层以暴露所述高压部分和所述中间电压部分；在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第二氧化物；掩膜所述高压部分；从所述NVM部分、所述中间电压部分和所述逻辑部分刻蚀所述第二氧化物，同时所述高压部分被掩膜；在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第三氧化物；掩膜所述高压部分和所述中间电压部分；刻蚀所述NVM部分和所述逻辑部分中的所述第三氧化物和所述第一导电层，同时所述高压部分和所述中间电压部分保持被掩膜；在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第四氧化物；在NVM部分中制作操作期间需要高压的存储器单元，所述制作包括当在所述NVM部分中的第二导电层中执行植入时在所述高压部分、所述中间电压部分和所述逻辑部分上使用保护层；移除所述高压部分、所述中间电压部分和所述逻辑部分上的所述保护层；对所述高压部分和所述中间电压部分中的晶体管栅极构图；在所述NVM部分、所述高压部分和所述中间电压部分中沉积保护掩膜；以及在所述逻辑部分中形成逻辑器件，同时所述保护掩膜保持在所述NVM部分、所述高压部分和所述中间电压部分中。...

【技术特征摘要】
2013.08.16 US 13/969,1801.一种通过使用具有非易失性存储器(NVM)部分、高压部分、中间电压部分和逻辑部分的衬底来制作半导体结构的方法，包括: 在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述衬底的主要表面上生长第一氧化物； 在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述第一氧化物上沉积第一导电层； 构图并刻蚀所述第一导电层以暴露所述高压部分和所述中间电压部分； 在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第二氧化物； 掩膜所述高压部分； 从所述NVM部分、所述中间电压部分和所述逻辑部分刻蚀所述第二氧化物，同时所述高压部分被掩膜； 在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第三氧化物； 掩膜所述高压部分和所述中间电压部分； 刻蚀所述NVM部分和所述逻辑部分中的所述第三氧化物和所述第一导电层，同时所述高压部分和所述中间电压部分保持被掩膜； 在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第四氧化物； 在NVM部分中制作操作期间需要高压的存储器单元，所述制作包括当在所述NVM部分中的第二导电层中执行植入时在所述高压部分、所述中间电压部分和所述逻辑部分上使用保护层； 移除所述高压部分、所述中间电压部分和所述逻辑部分上的所述保护层； 对所述高压部分和所述中间电压部分中的晶体管栅极构图； 在所述NVM部分、所述高压部分和所述中间电压部分中沉积保护掩膜；以及在所述逻辑部分中形成逻辑器件，同时所述保护掩膜保持在所述NVM部分、所述高压部分和所述中间电压部分中。2.根据权利要求1所述的方法，其中制作所述存储器单元还包括: 通过植入所述第二导电层以及对所述第二导电层和所述第四氧化物构图来形成选择栅； 在所述选择栅上以及在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述衬底上形成电荷存储层； 在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述电荷存储层上沉积第三导电层； 对所述第三导电层和所述电荷存储层构图以在所述电荷存储层的剩余部分上以及在所述NVM部分中的所述选择栅的一部分上形成控制栅，并且移除所述高压部分、所述中间电压部分和所述逻辑部分中的所述电荷存储层和所述第三导电层。3.根据权利要求2所述的方法，其中所述电荷存储层包由顶部和底部电介质层之间的离散存储元件以及顶部和底部电介质层之间的连续存储元件组成的组中的一个。4.根据权利要求1所述的方法，其中所述保护层包括光致抗蚀剂。5.根据权利要求1所述的方法，其中所述保护掩膜包括氮化层和氧化层。6.根据权利要求1所述的方法，其中形成所述逻辑器件包括: 在所述逻辑部分上形成高k电介质； 在所述高k电介质上形成阻挡层；以及 对所述阻挡层构图。7.根据权利要求6所述的方法，其中形成所述逻辑器件还包括: 在所述阻挡层上形成多晶硅层；以及 对所述多晶娃层和所述闻k电介质构图，其中对所述多晶娃层和所述闻k电介质构图与对所述阻挡层构图对准以保留栅堆叠。8.根据权利要求1所述的方法，其中制作所述存储器单元还包括: 为所述第二导电层沉积多晶硅层。9.根据权利要求2所述的方法，其中制作所述存储器单元还包括: 为所述第三导电层沉积多晶硅层。10.根据...

【专利技术属性】
技术研发人员：阿桑加·H·佩雷拉，洪庄敏，康承泰，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US